JPS63246846A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS63246846A JPS63246846A JP62082303A JP8230387A JPS63246846A JP S63246846 A JPS63246846 A JP S63246846A JP 62082303 A JP62082303 A JP 62082303A JP 8230387 A JP8230387 A JP 8230387A JP S63246846 A JPS63246846 A JP S63246846A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- straight line
- logic
- signals
- generated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 241000218691 Cupressaceae Species 0.000 description 1
- 101710091102 Probable cinnamyl alcohol dehydrogenase 2 Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000002700 urine Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野」
本発明は中導体集積回路に関し、特に配線工程のみでフ
ォールディングが可能なプログラマブルロジ、り アＶ
イに関する。
ォールディングが可能なプログラマブルロジ、り アＶ
イに関する。
従来半導体集積回路で用いられるプログラマブル ロジ
ック アフイ（以下Ｐ Ｌ Ａと略す）；丁入力数、伍
項数、出力数が多くなりその規模が大きくなるとＰＬＡ
の単位セルの利用率が世−卜するという問題がある。こ
の問題を解決するｈ法としてフォールディング手法が提
杢され樵々なフォールディングＰ″ＬＡの構造が恢討さ
れている。従来のフォールディングＰＬＡの代表例とし
てマルチフォールディトＰＬＡがある。（Ｇ 、ＤｅＭ
ｉｃｈｅｌｉａｎｄ Ａ ＋Ｓａｎｇｉｏｖａｎｎｉ
−Ｖ １ｎｃｅｎｔｅｌｌ ｉ、 −Ｍ！１ｔｉｐ −
Ｊｅ Ｃｏｎ５ｔｒａｉｎｅｄ Ｆｏｌｄｉｎｇ
ｏｆ Ｐｒｏｇｒａｒｒｍａ −ｂｌｅ Ｌｏｇ
ｉｃ ｋｒｒａｙ ： Ｔｈｅｏｒｙ ａｎｄ
Ａｐｐｌｉｃａ −ｔｉｏｎｓ ”、 ＩＥＥ
Ｅ Ｔｒａｎｓ 、ＣＡＤ、Ｖｏｌ 、ＣＡＤ−２，Ｉ
）ｐ１５１ １６７、 Ｊ−ｕｌｙ１９８３）−これは
第４図に示すように人力ゲートを複数に切断し単位セル
の第１」用率を向上させている。また配線工程のみでマ
ルチフォールディング手法を適用することがＣきる第５
図に示すような単位セル構造を有するマルチフォールデ
ィングＰＬＡも検討されている。フォールディングを行
なわないＰ Ｌ Ａは入力、尿、４責項線、出力、腺の
それぞれ一つの線を一つの信号に対応付けていた。この
ような構成においては、規模が大きくなる（人力故、槓
項鶴。
ック アフイ（以下Ｐ Ｌ Ａと略す）；丁入力数、伍
項数、出力数が多くなりその規模が大きくなるとＰＬＡ
の単位セルの利用率が世−卜するという問題がある。こ
の問題を解決するｈ法としてフォールディング手法が提
杢され樵々なフォールディングＰ″ＬＡの構造が恢討さ
れている。従来のフォールディングＰＬＡの代表例とし
てマルチフォールディトＰＬＡがある。（Ｇ 、ＤｅＭ
ｉｃｈｅｌｉａｎｄ Ａ ＋Ｓａｎｇｉｏｖａｎｎｉ
−Ｖ １ｎｃｅｎｔｅｌｌ ｉ、 −Ｍ！１ｔｉｐ −
Ｊｅ Ｃｏｎ５ｔｒａｉｎｅｄ Ｆｏｌｄｉｎｇ
ｏｆ Ｐｒｏｇｒａｒｒｍａ −ｂｌｅ Ｌｏｇ
ｉｃ ｋｒｒａｙ ： Ｔｈｅｏｒｙ ａｎｄ
Ａｐｐｌｉｃａ −ｔｉｏｎｓ ”、 ＩＥＥ
Ｅ Ｔｒａｎｓ 、ＣＡＤ、Ｖｏｌ 、ＣＡＤ−２，Ｉ
）ｐ１５１ １６７、 Ｊ−ｕｌｙ１９８３）−これは
第４図に示すように人力ゲートを複数に切断し単位セル
の第１」用率を向上させている。また配線工程のみでマ
ルチフォールディング手法を適用することがＣきる第５
図に示すような単位セル構造を有するマルチフォールデ
ィングＰＬＡも検討されている。フォールディングを行
なわないＰ Ｌ Ａは入力、尿、４責項線、出力、腺の
それぞれ一つの線を一つの信号に対応付けていた。この
ような構成においては、規模が大きくなる（人力故、槓
項鶴。
出力数Ｌ：ｉ ）ＪＤ 、人力線、積ＪＡ線、出力線の
長さが伸長）とそれぞれの檜で未使用な部分が増加して
ぐる。フォールディングはこの未使用な部分を切り離し
他の信号醐として利用するという手法である。
長さが伸長）とそれぞれの檜で未使用な部分が増加して
ぐる。フォールディングはこの未使用な部分を切り離し
他の信号醐として利用するという手法である。
例えば、フォールディングを行なわないＰＬＡの複数の
入力？ｉＪに対し、フォールディング手法を適応し、一
本の入力線領域でこれら複数の入力信号を与えることが
できる。
入力？ｉＪに対し、フォールディング手法を適応し、一
本の入力線領域でこれら複数の入力信号を与えることが
できる。
〔発明が解決しようとゴるｊハＪ題点〕上述した従来の
２オールデイングが可能なＰＬＡは、前者の場合、ゲー
ト電極を複数に切断することによっ′Ｃ得られるので論
理設訂変更に当り、配縁工程のみで変更が可能なマスタ
ースライス方式と比較した５３合、製造期間は渭加し、
設計のＴＡＴは長くなる。またマスクの枚数も増加する
。
２オールデイングが可能なＰＬＡは、前者の場合、ゲー
ト電極を複数に切断することによっ′Ｃ得られるので論
理設訂変更に当り、配縁工程のみで変更が可能なマスタ
ースライス方式と比較した５３合、製造期間は渭加し、
設計のＴＡＴは長くなる。またマスクの枚数も増加する
。
欠に後者の場合、セルが従来の７ｔ−ルディングを行な
＝ｂない一般的なＰＬＡのセル（製造が可能な繍小ブイ
ズのトランジスタ１個より構成される）より大きく構成
されているため、フォールディング手法を有効に適用で
きない場合には却ってＰＬＡ全体の面積は増力口するこ
とになる 〔向屈点を解決するための手段〕 本発明によれば、共通接読されたゲート電極を有する直
勝大に配置された複数のＭＯＳ Ｆ ＥＴからなるＭＯ
ＳＦＥＴ列を単位列とし、前記直線と岳直刀向に前記Ｍ
ＯＳＦＥＴのソース電極を共通接続して前記単位列を配
置したものを単位プロ。
＝ｂない一般的なＰＬＡのセル（製造が可能な繍小ブイ
ズのトランジスタ１個より構成される）より大きく構成
されているため、フォールディング手法を有効に適用で
きない場合には却ってＰＬＡ全体の面積は増力口するこ
とになる 〔向屈点を解決するための手段〕 本発明によれば、共通接読されたゲート電極を有する直
勝大に配置された複数のＭＯＳ Ｆ ＥＴからなるＭＯ
ＳＦＥＴ列を単位列とし、前記直線と岳直刀向に前記Ｍ
ＯＳＦＥＴのソース電極を共通接続して前記単位列を配
置したものを単位プロ。
りとし、前記直線と垂直方向の一直線上に存在する前記
ＭＯＳＦＥＴのドレイン電極を少なくとも一本以上から
なる配線群を構成する第一の配ｍＫよって接続し、前記
第一の配線の信号を前記直線と同方向で前記第一の配線
と異なる層の第二の配線罠より出力する前記単位プロ、
りを第一の論理マトリ、クスとし、前記第一の論理マト
リ、クスからの出力を前記第一の論理マトリ、クスと同
様な構造を有する第二の論理マトリ、クスの前記ゲート
電極に接続したことを特徴とするプログラマプル ロジ
ック アレイが得られる。
ＭＯＳＦＥＴのドレイン電極を少なくとも一本以上から
なる配線群を構成する第一の配ｍＫよって接続し、前記
第一の配線の信号を前記直線と同方向で前記第一の配線
と異なる層の第二の配線罠より出力する前記単位プロ、
りを第一の論理マトリ、クスとし、前記第一の論理マト
リ、クスからの出力を前記第一の論理マトリ、クスと同
様な構造を有する第二の論理マトリ、クスの前記ゲート
電極に接続したことを特徴とするプログラマプル ロジ
ック アレイが得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を表わす。第１図（ａ）は平
面図、第１図（ｂ）は接続を示すンンボル図である。
面図、第１図（ｂ）は接続を示すンンボル図である。
ｌａ、ｂは共通接続されたゲート電極、２はＭＯＳＦＥ
Ｔ、３は単位列、４は共通接続されたソース電極、５は
ドレイン電極、６ａ〜ｄは一直線上に存在する配線群、
７は第一の配線、８ａ、ｂは第二の配線、９は第一の論
理マトリ、クス、１０は第二の論理マトリ、クス、１１
は論理マトリ、クスの負荷トランジスタ群である。ゲー
ｔ”ｉ（極１ａよりＰＬＡへの入力信号が入）、希望す
る論理により、第一の配＃７を使用し適当なＭＯＳＦＥ
Ｔのドレイン電極５を接続する。−直線上に存在する配
線＃６ａでは３本の第一の配線７により３個の信号を生
成している。第一の烏埋マトリ、クス９で生成された信
号は積項と呼ばれる。生成されたそれぞれの積項は第二
の配置８ａＫより、ゲート電極１ｂＫ接続され、第二の
論理マトリ、クス１０に入力される。−直線上に存在す
る配線群６ｄでは２本の第一の配線７にょシ２個の信号
を生成している。第二の論理マトリックスで生成された
信号）丁出力と呼ばれる。出方は第二の配線８ｂにより
ＰＬＡの外へ出力される。以上示した第１図（ａ）の接
続関係を示す図が第１図１ｂ）である。１２は共通接続
されたゲート電極、１３はＭＯ８ｋ’ＥＴ。
Ｔ、３は単位列、４は共通接続されたソース電極、５は
ドレイン電極、６ａ〜ｄは一直線上に存在する配線群、
７は第一の配線、８ａ、ｂは第二の配線、９は第一の論
理マトリ、クス、１０は第二の論理マトリ、クス、１１
は論理マトリ、クスの負荷トランジスタ群である。ゲー
ｔ”ｉ（極１ａよりＰＬＡへの入力信号が入）、希望す
る論理により、第一の配＃７を使用し適当なＭＯＳＦＥ
Ｔのドレイン電極５を接続する。−直線上に存在する配
線＃６ａでは３本の第一の配線７により３個の信号を生
成している。第一の烏埋マトリ、クス９で生成された信
号は積項と呼ばれる。生成されたそれぞれの積項は第二
の配置８ａＫより、ゲート電極１ｂＫ接続され、第二の
論理マトリ、クス１０に入力される。−直線上に存在す
る配線群６ｄでは２本の第一の配線７にょシ２個の信号
を生成している。第二の論理マトリックスで生成された
信号）丁出力と呼ばれる。出方は第二の配線８ｂにより
ＰＬＡの外へ出力される。以上示した第１図（ａ）の接
続関係を示す図が第１図１ｂ）である。１２は共通接続
されたゲート電極、１３はＭＯ８ｋ’ＥＴ。
１４は−ｆＬ巌上に存在する配線群、１５は第一の配線
、１６は第二の配線、１７は第一の配線と第二の配線の
接続点、１８はゲート電極と第二の配置の接続点、１９
は第一の論理マトリックス、２０は第二の融塩マトリッ
クスである。
、１６は第二の配線、１７は第一の配線と第二の配線の
接続点、１８はゲート電極と第二の配置の接続点、１９
は第一の論理マトリックス、２０は第二の融塩マトリッ
クスである。
第２図は本発明の一実施例を通用できるセル構造である
。２１はセル、２２はゲート電極、２３はドレイン電極
、２４はソース電極、２５はＭＯ８１：’ Ｅ Ｔと第
一の配線の接続点または第一の配線と第二配線の接続点
を置ける中心点、を示す。
。２１はセル、２２はゲート電極、２３はドレイン電極
、２４はソース電極、２５はＭＯ８１：’ Ｅ Ｔと第
一の配線の接続点または第一の配線と第二配線の接続点
を置ける中心点、を示す。
〔実施例２〕
第３図ｔａ）は本発明の実施例２のクロック図である。
２６は第一の論理マトリックス、２７は第二の論理マト
リックス、２８はゲート電極、２９は第一の配線群、３
０は人力、３１は積項、３２は出力である。第３図ｔｂ
）は第１図のブロック図である。３３は第一の＠埋マト
リ、クス、３４は第二の論理マトリックス、３５はゲー
ト電極、３６は第一の配線群、；３７は入力、３８は積
項、３９は出力でめる。この実施例ではゲート電極の長
さＡ。
リックス、２８はゲート電極、２９は第一の配線群、３
０は人力、３１は積項、３２は出力である。第３図ｔｂ
）は第１図のブロック図である。３３は第一の＠埋マト
リ、クス、３４は第二の論理マトリックス、３５はゲー
ト電極、３６は第一の配線群、；３７は入力、３８は積
項、３９は出力でめる。この実施例ではゲート電極の長
さＡ。
Ｂを１／２にすることができ、ゲート電極による遅延量
を１／２１Ｃすることができる。
を１／２１Ｃすることができる。
以上説明したように不発明は、＃ｉ埋を構成するＭＯＳ
ＦＥＴの一直一上に存在するドレイン電極を少なくとも
一本以上からなる配線で接続し、それぞれの舖埋信号を
他の層の配線で取り出すことにより、従来の２オールデ
イングを行なわないＰＬＡのセル構造・セル間隔（最小
長・最小間隔のトランジスタ）の構造をしていながら、
配線工程のみでフォールディングが可能であり、セル利
用率の向上、面積の縮小の効果がある。
ＦＥＴの一直一上に存在するドレイン電極を少なくとも
一本以上からなる配線で接続し、それぞれの舖埋信号を
他の層の配線で取り出すことにより、従来の２オールデ
イングを行なわないＰＬＡのセル構造・セル間隔（最小
長・最小間隔のトランジスタ）の構造をしていながら、
配線工程のみでフォールディングが可能であり、セル利
用率の向上、面積の縮小の効果がある。
第１図は本発明の実施例を示す図で、同図（ａｌは平面
図、同図ｔｂ）はシンボル図である。第２図は本発明の
実施例を適用できるセル構造を示す図である。第３図ｔ
ａ）は不発明の実施例２のブロック図で、ｆｂ）は第１
図のブロック図である。第４図は従来の７ｔ−ルディン
グ手法のシンボル図、第５図は従来のマスタースライス
力式でフォールディングが可能なセル構成図である。 ｌａ、ｂ・・・・・・ゲート電極、２・・・・・・ＭＯ
ＳＦＥＴ。 ３・・・・・・単位列、４・・・・・・ソース電極、５
・・・・・・ドレイン電極、６ａ−ｄ・・・・・・配線
群、７・・・・・・第一の配線。 ８ａ、ｂ・・・・・・第二の配線、９・・・・・・第一
の論理マトリックス、１０・・・・・・第二の論理マト
リ、クス、１１・・・・・・負荷トランジスタ群、１２
・・・・・・ゲート１！極、１３・・・・・・ＭＯＳＦ
ＥＴ、１４・・・・・・配線群、１５・・・・・・第一
の配−１１６・・・・・・第二の配線、１７．１８・・
・・・・接続点、１９・・・・・・第一の論理マトリ、
クス、２０・・・・・・第二の論理マトリックス、２１
・・・・・・セル、２２・・・・・・ゲート電極、２３
・・・・・・ドレイン電極、２４・・・・・・ソース電
極、２５・・・・・・接続点中心点、２６゜３３・・・
・・・第一の論理マトリ、クス、２７．３４・・・・・
・第二の論理マトリックス、２８．３５・・・・・・ゲ
ート電極、２９．３６・・・・・・第一の配線群、３０
．３７・・・・・・入力、３１．３８・・・・・・積項
、３２．３９・・・・・・出力。 ノイシ １ しａ（ａ） ｈ、ム・・・ゲート電發、２・・・／ＹＯ５ＦＥＴ、３
・・・学位列４・・パ／−ズ電榴、 Ｓ・・・ドＬイ）
倶）シ、ｔムＩ、・・４２ｙ−＃−ｔｓ ＃こ課、
ｋｌ・・＄：：ｑ４に１２． り＝＄−ＩＪｍｌｌ’
ＪＦｉＪ・々２°°゛Ｔ；−７Ｆ＄４ｔｅｔマトリ７７
ス、 ／／・１ｆｉｐ荷）沙ン１９’ＥｆＩ２・・・
ケ°斗電砂、／３−・ＭＯＳＦＥＴ、 Ｉ４・・−配
埋群１５・−多ヒー／７配Ｍド、／１・・す？二Ｊ酩奪
判、／’Ｉｌｌ・・滅条りン、／り・−・）第−ｊ論Ｖ
ピマトソ、７１． ２θ・・９．ニーａ嫡理マトリッ７
ズ２１・・・ −ｅｒＬ−２２・−・ゲ°−ト電麺２３
・・−ド［イシ’９＆、２４−・・ソース電ネジ２Ｓ・
・・橡胱起牢七ｋ、 第３’ｆｆＪ（にＬ） ２ｔ・・・罰シーのシフ埋マＦソ、７７ズ、２７・・・
ダに／７筒列１４ソッ７ズ７ｚＢ ・・・’Ｊ″′；ト
づ１謙Ｈドア ２り・・・斗イシー４配見ま１士
［７、ρ９．−）、プ１． ３Ｉ・・・Ｒり７ ３２
・・・立に カ第３語（ｂ） Ｉ７−・・）Ｊ、 ３１・・・４に穆、
ｙり・・・止力′ＡｌＯｓ ｆＥ７ 芽 ４− 門 茅 ５ 図
図、同図ｔｂ）はシンボル図である。第２図は本発明の
実施例を適用できるセル構造を示す図である。第３図ｔ
ａ）は不発明の実施例２のブロック図で、ｆｂ）は第１
図のブロック図である。第４図は従来の７ｔ−ルディン
グ手法のシンボル図、第５図は従来のマスタースライス
力式でフォールディングが可能なセル構成図である。 ｌａ、ｂ・・・・・・ゲート電極、２・・・・・・ＭＯ
ＳＦＥＴ。 ３・・・・・・単位列、４・・・・・・ソース電極、５
・・・・・・ドレイン電極、６ａ−ｄ・・・・・・配線
群、７・・・・・・第一の配線。 ８ａ、ｂ・・・・・・第二の配線、９・・・・・・第一
の論理マトリックス、１０・・・・・・第二の論理マト
リ、クス、１１・・・・・・負荷トランジスタ群、１２
・・・・・・ゲート１！極、１３・・・・・・ＭＯＳＦ
ＥＴ、１４・・・・・・配線群、１５・・・・・・第一
の配−１１６・・・・・・第二の配線、１７．１８・・
・・・・接続点、１９・・・・・・第一の論理マトリ、
クス、２０・・・・・・第二の論理マトリックス、２１
・・・・・・セル、２２・・・・・・ゲート電極、２３
・・・・・・ドレイン電極、２４・・・・・・ソース電
極、２５・・・・・・接続点中心点、２６゜３３・・・
・・・第一の論理マトリ、クス、２７．３４・・・・・
・第二の論理マトリックス、２８．３５・・・・・・ゲ
ート電極、２９．３６・・・・・・第一の配線群、３０
．３７・・・・・・入力、３１．３８・・・・・・積項
、３２．３９・・・・・・出力。 ノイシ １ しａ（ａ） ｈ、ム・・・ゲート電發、２・・・／ＹＯ５ＦＥＴ、３
・・・学位列４・・パ／−ズ電榴、 Ｓ・・・ドＬイ）
倶）シ、ｔムＩ、・・４２ｙ−＃−ｔｓ ＃こ課、
ｋｌ・・＄：：ｑ４に１２． り＝＄−ＩＪｍｌｌ’
ＪＦｉＪ・々２°°゛Ｔ；−７Ｆ＄４ｔｅｔマトリ７７
ス、 ／／・１ｆｉｐ荷）沙ン１９’ＥｆＩ２・・・
ケ°斗電砂、／３−・ＭＯＳＦＥＴ、 Ｉ４・・−配
埋群１５・−多ヒー／７配Ｍド、／１・・す？二Ｊ酩奪
判、／’Ｉｌｌ・・滅条りン、／り・−・）第−ｊ論Ｖ
ピマトソ、７１． ２θ・・９．ニーａ嫡理マトリッ７
ズ２１・・・ −ｅｒＬ−２２・−・ゲ°−ト電麺２３
・・−ド［イシ’９＆、２４−・・ソース電ネジ２Ｓ・
・・橡胱起牢七ｋ、 第３’ｆｆＪ（にＬ） ２ｔ・・・罰シーのシフ埋マＦソ、７７ズ、２７・・・
ダに／７筒列１４ソッ７ズ７ｚＢ ・・・’Ｊ″′；ト
づ１謙Ｈドア ２り・・・斗イシー４配見ま１士
［７、ρ９．−）、プ１． ３Ｉ・・・Ｒり７ ３２
・・・立に カ第３語（ｂ） Ｉ７−・・）Ｊ、 ３１・・・４に穆、
ｙり・・・止力′ＡｌＯｓ ｆＥ７ 芽 ４− 門 茅 ５ 図
Claims (1)
- 共通接続されたゲート電極を有する直線状に配置された
複数のＭＯＳＦＥＴからなるＭＯＳＦＥＴ列を単位列と
し、前記直線と垂直方向に前記ＭＯＳＦＥＴのソース電
極を共通接続して前記単位列を配置したものを単位ブロ
ックとし、前記直線と垂直方向の一直線上に存在する前
記ＭＯＳＦＥＴのドレイン電極を少なくとも一本以上か
らなる配線群を構成する第一の配線によって接続し、前
記第一の配線の信号を前記直線と同方向で前記第一の配
線と異なる層の第二の配線により出力する前記単位ブロ
ックを第一の論理マトリックスとし、前記第一の論理マ
トリックスからの出力を前記第一の論理マトリックスと
同様な構造を有する第二の論理マトリックスの前記ゲー
ト電極に接続したことを特徴とするプログラマブルロジ
ックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082303A JP2680814B2 (ja) | 1987-04-02 | 1987-04-02 | プログラマブルロジックアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082303A JP2680814B2 (ja) | 1987-04-02 | 1987-04-02 | プログラマブルロジックアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246846A true JPS63246846A (ja) | 1988-10-13 |
| JP2680814B2 JP2680814B2 (ja) | 1997-11-19 |
Family
ID=13770783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082303A Expired - Fee Related JP2680814B2 (ja) | 1987-04-02 | 1987-04-02 | プログラマブルロジックアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680814B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254451A (ja) * | 1985-09-02 | 1987-03-10 | Nec Corp | マスタ−スライス基板 |
| JPS6257233A (ja) * | 1985-09-06 | 1987-03-12 | Nec Corp | プログラマブルロジツクアレイ |
-
1987
- 1987-04-02 JP JP62082303A patent/JP2680814B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254451A (ja) * | 1985-09-02 | 1987-03-10 | Nec Corp | マスタ−スライス基板 |
| JPS6257233A (ja) * | 1985-09-06 | 1987-03-12 | Nec Corp | プログラマブルロジツクアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680814B2 (ja) | 1997-11-19 |
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