JPS6258207B2 - - Google Patents

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JPS6258207B2
JPS6258207B2 JP54031017A JP3101779A JPS6258207B2 JP S6258207 B2 JPS6258207 B2 JP S6258207B2 JP 54031017 A JP54031017 A JP 54031017A JP 3101779 A JP3101779 A JP 3101779A JP S6258207 B2 JPS6258207 B2 JP S6258207B2
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JP54031017A
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Kunio Matsuzawa
Mitsuru Yamaura
Ryotaro Kondo
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Toshiba Corp
Tokyo Electric Power Co Holdings Inc
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Toshiba Corp
Tokyo Electric Power Co Inc
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Publication date
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Priority to DE3010356A priority patent/DE3010356C2/de
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operations
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

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Description

【発明の詳細な説明】 本発明は、電力系統などの保護制御を、マイク
ロコンピユータなどのデイジタル演算装置を用い
て行う保護制御装置の整定方式に関する。
従来の装置たとえば電力系統の保護継電装置に
おいては、各種保護リレー各々におおいて、整定
用タツプ、ロータリースイツチ、可変抵抗などに
より個々に整定を行う方法が一般的に用いられて
いる。例えば送電線保護用の距離保護継電装置を
とつてみると、過電流リレー、不足電圧リレー、
モーリレー、リアクタンスリレー、地絡過電圧リ
レー、方向リレーなどを組合せて構成されてお
り、これらの各リレー毎に整定が行なわれてお
り、整定すべき個所は数十個所にもおよぶ。これ
らの整定値の各々は装置の適用される系統により
異なり高度に熟練した技術者により計算されかつ
整定作業が行なわれる。
一方近年のデイジタル技術の進歩に伴い、マイ
クロコンピユータなどのデイジタル演算処理装置
をかかる保護制御装置に適用する試みが国内外で
行なわれている。このようなデイジタル保護制御
装置の大きな利点は従来多数の保護リレー要素な
どの組み合せで構成されていた装置をごく少数の
デイジタル演算処理装置のプログラム処理で実現
することにより装置の小形化が計れることにあ
る。しかしこのようなデイジタル保護制御装置で
多数の整定のために個々の整定部を設けていては
せつかくの小形化の利点を生かすことが出来な
い。そこで多数の整定値を一つの整定部から記憶
装置に書き込む方式が考えられる。この方式には
使用する記憶装置の種類により大別して２つの方
法がある。その１つは記憶装置として通常RAM
（Random Access Memory）と呼ばれている読
み出し書き込み可能な記憶装置を使用する方式で
ある。この方式の欠点は、このRAMに性質上制
御電源が喪失したときに記憶内容が消滅する点に
ある。従つて停電あるいは装置の保守などで電源
が喪失した場合再度整定を行なう必要が生じ実用
的ではない。他の１つはROM（Read Only
Memory）と呼ばれている読み出し専用メモリを
使用する方法である。マイクロコンピユータなど
に用いられるROMは、その小形化への要求から
ICメモリが使用される。このようなROMへの書
き込みは特殊なROMライターと呼ばれる専用の
書き込み器が必要であり、整定変更の度にROM
ライターにより書き込まねばならず、保守運用上
の面からこれまた現実的な方式ではない。
この上述の欠点を解消するために、揮発性
MOS（Metal Oxide Semiconductor）フリツプ
フロツプおよび不揮発情報を記憶するMNOS
FETの対で構成された電気的書き込み可能でか
つ不揮発なメモリNVRAMを用いることにより、
制御電源がしや断されてもMNOS FETに記憶し
た情報を保存し、再度電源が正常に復した後
MNOS FETの情報をMOSフリツプフロツプに転
送することにより電源しや断前の記憶情報を再現
することが可能とした例がある。
このNVRAMは、演算処理途中で電源断が発生
した場合に演算途中のデータを退避させ、電源が
回復後演算を継続するために一般に用いられてい
る。簡単な例を示すと、ｘ＝Ａ＋Ｂ＋Ｃなる演算
を実施する場合、Ａ＋Ｂがまず演算されその結果
にＣが加算され、最終結果ｘを得る。このような
演算過程で電源断が発生した場合、例えば上記演
算式中Ａ＋Ｂの演算が終了した時点で発生する
と、Ａ＋Ｂの演算結果と次に加算されるデータＣ
を不揮発性メモリ（MNOS FET）に退避させて
電源の回復に備える。
このNVRAMの別の使用例としては演算処理装
置の演算処理過程制御用のプログラムをNVRAM
に書込む例がある。
この使用例を第３図により説明する。１は電源
確立状態での通常の記憶装置の制御を行なうモー
ドであり、このモード１で揮発性MOSフリツプ
フロツプへの書込あるいはMOSフリツプフロツ
プからの読出しが行なわれる。２は電源が断とな
るときに行なわれる制御モードであり、このモー
ドで揮発性MOSフリツプフロツプの記憶内容を
不揮発部MNOS FETに書き込む。３は電源回復
時に行なわれる制御モードであり、このモードで
不揮発部MNOS FETに記憶された内容を揮発性
MOSフリツプフロツプに転送する。
本発明はこのような電気的書込可能な不揮発記
憶装置の特徴を巧妙に活用し、新しい制御方式を
とることにより、保護制御装置の新しい整定方式
を提供するものであるが、本発明の実施例を説明
する前に、本発明の創作過作過程で案出された検
討例を第４図により説明する。第４図において、
１′は第２図の説明と同様通常の記憶装置の制御
を行うモードであるが、この検討例においては読
み出しのみが行なわれる。２′も同様に揮発性
MOSフリツプフロツプの記憶内容を不揮発部
MNOS FETに書き込むモードであるが、この検
討例では電源の確立状態で行なわれ、整定値を書
き込む動作を意味する。したがつて整定作業時は
この２′のモードで行なわれる。３は第２図の説
明と全く同様で電源が投入されたとき、不揮発部
MNOS FETに記憶された内容を揮発性のMOSフ
リツプフロツプに読み出す動作を行なう。
この検討例によれば第１図の入力部２にて設定
された整定値は記憶装置制御回路３に与えられた
指令により、NVRAM１に書き込まれ、電源が喪
失してもNVRAM１の内容は保存される。従つて
整定作業は、唯一回行なえば良い。このNVRAM
１に記憶された整定値は、演算処理装置４で保護
演算を行うときに必要に応じて読み出される。
一方、この検討例では次の問題点が新たに生じ
る。
(1) 不揮発部MNOS FETから揮発性のMOSフリ
ツプフロツプへの読み出しは、電源回復時のみ
である。この事は、保護制御装置のように一度
電源を入れたらめつたに電源を切らないものに
おいて、機能上極めて重要な整定値として揮発
性のMOSフリツプフロツプに記憶されたもの
を使用することを意味する。周知のように揮発
性のMOSフリツプフロツプの記憶値は、外来
ノズルなどにより変化し得るため、保護制御装
置の整定方式としては、その信頼度上不充分で
ある。
(2) 上記(1)が仮に許容出来たとしても、通常不揮
発性な第１のメモリは、その応答速度が演算処
理装置４の速度に比し大幅に遅い。このような
場合、整定値を使用する度に第１のメモリから
読み出していたのでは、演算処理装置４は、整
定値が第１のメモリから読み出されるまで待た
されることとなり保護制御装置としての処理能
力を大幅に低下させることとなる。
本発明は上述の点に鑑み、電源の喪失、外来ノ
ズルなどにより整定値が誤ることなく、又保護制
御装置としての処理能力を低下させることのない
保護制御装置の整定方式を得ることを目的とする
ものである。
以下、図面を用いて本発明の実施例について説
明する。
第１図は本発明を適用する保護制御装置のブロ
ツク図であり、１は電気的書込可能でかつ不揮発
な第１のメモリ（NVRAM）、２はNVRAM１の
アドレスつまり整定の種類（たとえばリアクタン
スリレー要素のリーチ）およびデータつまり整定
値を設定するための入力部、３はNVRAM１と入
力部２を整定時の指令により制御するメモリ制御
回路である。４は保護制御の為の演算処理を行な
う演算処理装置であり、通常マイクロコンピユー
タなどのデイジタル演算装置で構成され、その中
身は、中央演算処理装置（CPU）４１、入出力
部（Ｉ／Ｏ）４２、プログラムメモリ（PM）４
３、データメモリ（DM）４４により構成されて
いる。なおデータメモリ（DM）４４は後述の第
２のメモリである。演算処理装置４の中身は通常
のコンピユータの構成そのものであり、詳細な説
明は省略する。
電気的書込可能な不揮発性メモリ（NVRAM）
１の応答速度は、演算処理装置４の応答速度に比
べて遅いので、本発明では第１図のメモリ制御回
路３内に設けられた周知の直接メモリアクセス
（DMA）機能を用いて、第２図に示すように
NVRAM１の内容を演算処理装置４の空き時間を
利用して演算処理装置４の中のデータメモリ（第
２のメモリ）DMに転送し保護演算に必要な整定
値は該データメモリDM内の値を使用するように
したものである。このような方式を取ることによ
り、NVRAM１の応答速度が遅いという問題点は
解決される。また、DMA機能による整定値の転
送は、電源瞬断、外来ノズルなどに対する整定値
の信頼度から、ある周期で定期的に行われ、第１
のメモリ１が前述のように、揮発性MOSフリツ
プフロツプと不揮発部MNOS FETの対で構成さ
れる場合は、不揮発部MNOS FETに記憶された
内容を揮発部MOSフリツプフロツプに転送する
こともある周期で定期的に行なわれる。
以上説明のように、本発明は電気的書込可能な
不揮発性メモリを新しい制御方式とともにデイジ
タル保護継電装置の整定に使用することにより、
電源の喪失、電源の瞬断、外来ノイズなどにより
整定値を失うことがないから停電あるいは保守作
業などに伴う再整定を必要とせず、また、第１の
メモリの内容を周期的に第２のメモリに転送する
ので、第１メモリの応答速度が遅くても、保護制
御装置としての処理能力を低下させずにすむ。こ
のことは保護継電装置運用上その効果は極めて大
である。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２
図は本発明による電気的書込可能な不揮発性記憶
装置の制御方法を説明する図、第３図および第４
図は従来例による電気的書込可能な不揮発性記憶
装置の制御方法を説明する図である。 １：電気的書込可能な不揮発性記憶装置、２：
入力部、３：メモリ制御回路、４：演算処理装
置。

Claims (1)

    【特許請求の範囲】
  1. １ 電気的書込可能でかつ不揮発性な第１の記憶
    装置と、この第１のメモリの整定の種類および整
    定値を設定する一つの入力部と、整定作業時前記
    第１のメモリおよび入力部を制御するメモリ制御
    回路と、前記入力部で設定された整定値および保
    護制御対象からの入力データを用いて保護制御の
    為の演算処理を行う演算処理装置とを備え、整定
    変更時以外は周期的に第１のメモリの記憶内容を
    前記演算処理装置内の第２のメモリに転送するよ
    うに制御し、保護制御の為の演算処理時、この第
    ２のメモリの内容を整定値として使用するように
    した保護制御装置の整定方式。
JP3101779A 1979-03-19 1979-03-19 Protecion controller matching system Granted JPS55125016A (en)

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JP3101779A JPS55125016A (en) 1979-03-19 1979-03-19 Protecion controller matching system
GB8008222A GB2044486B (en) 1979-03-19 1980-03-11 Protective control apparatus
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DE3010356A DE3010356C2 (de) 1979-03-19 1980-03-18 Schutz-Relaisanordnung und Verfahren zum Betrieb der Anordnung

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