JPS58218091A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、バイト又はワード単位の読み出し書き込みと
ビット単位での読み出し書き込みを信号線により切り換
えられるメモリ制御回路をもつメモリを前提とし、任意
のビット・サイズ” ＊ ｙｔ持つメモリ上の領域のデ
ータをあるメモリの領域に高速転送を行うことができる
データ転送方式に関する。
ビット単位での読み出し書き込みを信号線により切り換
えられるメモリ制御回路をもつメモリを前提とし、任意
のビット・サイズ” ＊ ｙｔ持つメモリ上の領域のデ
ータをあるメモリの領域に高速転送を行うことができる
データ転送方式に関する。
従来のメモリからメモリへのデータ転送用回路は、バイ
ト単位、ワード単位、又はビット単位のいずれかの方法
により転送を行っている。前２者の場合には、転送速度
は速い、：・が１．ツクイト未満のデータであっても転
送単位がノ（、、（イト単位又はワード単位でしか行え
ず、きめの−、、：牟い転送が行えな（・。
ト単位、ワード単位、又はビット単位のいずれかの方法
により転送を行っている。前２者の場合には、転送速度
は速い、：・が１．ツクイト未満のデータであっても転
送単位がノ（、、（イト単位又はワード単位でしか行え
ず、きめの−、、：牟い転送が行えな（・。
また後者の場合には、きめの１′１″細か（・転送は行
える一′：５ が、バイト単位又はワード単位で転送できるデータもピ
ント単位でしか転送できず、転送速度が遅いという欠点
がある。
える一′：５ が、バイト単位又はワード単位で転送できるデータもピ
ント単位でしか転送できず、転送速度が遅いという欠点
がある。
本発明は、上記の欠点を除去するものであって、任意の
ビット・サイズｘ、ｙｆ持つメモリ上の領域のデータを
あるメモリの領域に、きめ細かくなおかつ高速に転送し
得るデータ転送方式を提供すること全目的とするもので
ある。
ビット・サイズｘ、ｙｆ持つメモリ上の領域のデータを
あるメモリの領域に、きめ細かくなおかつ高速に転送し
得るデータ転送方式を提供すること全目的とするもので
ある。
そのために本発明のデータ転送方式は、任意のビット・
サイズｘ、ｙｆ持つメモリ上の領域のデータ′１にする
メモリの領域に転送するデータ転送方式において、転送
元のデータ格納領域のアドレス情報がセットされる転送
元アドレス・レジスタと、上記データ格納領域のＸ方向
のサイズがセットされる転送領域サイズＸレジスタと、
上記データ格納ａ域のｙ方向ヤ、・サイズがセットされ
る転送領域サイズヌレジスｐｌ、’ｌ、と、転送先のデ
ータ格納領域のアドレス情報が４１−ツトされる転送先
アドレス・し・１・、 ジスタと、Ｘ方向−列のデータの転送回路と、Ｘ方向−
列のデータの転送の終了金示す終了信号に基いて転送元
の次の転送アドレスを算出して上記転送元アドレス・レ
ジスタの内容を更新する転送元アドレス算出回路と、上
記終了信号に基いて転送先の次の転送アドレスを算出し
て上記転送先アドレス・レジスタの内容を更新する転送
先アドレス算出回路と、上記終了信号に基いて転送領域
サイズｙレジスタの内容を減算するレジスタ・デクリメ
ント回路とを備え、上記Ｘ方向−列のデータの転送回路
は、上記転送先アドレス・レジスタと転送値域サイズＸ
レジスタの内容に基いてビット転送部分とバイト若しく
はワード転送部分とにＸ方向−列のデータの転送モード
を区分し、該転送モードに従って上記転送元アドレス・
レジスタの内容で指定されたメモリのアドレスから上記
転送先アドレス・１／ジスタの内容で指定されたメモリ
のアドレスに上記転送領域サイズＸレジスタの内容で指
ｃ、７された大きさのデータを転送すると共に、上記転
送領域サイズＸレジスタの内容のデータの転送が終了し
たときに上記終了信号を生成して上記転送元アドレス算
出回路と上記転送先アドレス算出回路と土しピレジスク
・デクリメント回路に送るように構成されたことを特徴
とするものである。
サイズｘ、ｙｆ持つメモリ上の領域のデータ′１にする
メモリの領域に転送するデータ転送方式において、転送
元のデータ格納領域のアドレス情報がセットされる転送
元アドレス・レジスタと、上記データ格納領域のＸ方向
のサイズがセットされる転送領域サイズＸレジスタと、
上記データ格納ａ域のｙ方向ヤ、・サイズがセットされ
る転送領域サイズヌレジスｐｌ、’ｌ、と、転送先のデ
ータ格納領域のアドレス情報が４１−ツトされる転送先
アドレス・し・１・、 ジスタと、Ｘ方向−列のデータの転送回路と、Ｘ方向−
列のデータの転送の終了金示す終了信号に基いて転送元
の次の転送アドレスを算出して上記転送元アドレス・レ
ジスタの内容を更新する転送元アドレス算出回路と、上
記終了信号に基いて転送先の次の転送アドレスを算出し
て上記転送先アドレス・レジスタの内容を更新する転送
先アドレス算出回路と、上記終了信号に基いて転送領域
サイズｙレジスタの内容を減算するレジスタ・デクリメ
ント回路とを備え、上記Ｘ方向−列のデータの転送回路
は、上記転送先アドレス・レジスタと転送値域サイズＸ
レジスタの内容に基いてビット転送部分とバイト若しく
はワード転送部分とにＸ方向−列のデータの転送モード
を区分し、該転送モードに従って上記転送元アドレス・
レジスタの内容で指定されたメモリのアドレスから上記
転送先アドレス・１／ジスタの内容で指定されたメモリ
のアドレスに上記転送領域サイズＸレジスタの内容で指
ｃ、７された大きさのデータを転送すると共に、上記転
送領域サイズＸレジスタの内容のデータの転送が終了し
たときに上記終了信号を生成して上記転送元アドレス算
出回路と上記転送先アドレス算出回路と土しピレジスク
・デクリメント回路に送るように構成されたことを特徴
とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例を示すブロック図、第２図は
第１図に示したＸ方向−列のデータの転送回路の詳細な
例を示すブロック図である。図において１と１４は転送
元アドレス・レジスタ、２は転送領域サイズＸレジスタ
、３は転送領域サイズｙレジスタ、４と１０は転送先ア
ドレス・レジスタ、５は全回路の制御回路、６と８はア
ドレス算出回路、７はレジスタ・デクリメント回路、９
はＸ方向−列のデータの転送回路、１１は転送先アドレ
ス・レジスタ・インクリメント回路、１２は転送ビット
数レジスタ、１３は転送ビット数レジスタ・デクリメン
ト回路、１５は転送元アドレス・レジスタ・インクリメ
ント回路、１６はアドレス・バス制御回路、１７は転送
モード信号線制御回路、１８はメモリ制御回路、１９は
メモリ、２０１１−１′データ・バス制御回路全示す。
第１図に示したＸ方向−列のデータの転送回路の詳細な
例を示すブロック図である。図において１と１４は転送
元アドレス・レジスタ、２は転送領域サイズＸレジスタ
、３は転送領域サイズｙレジスタ、４と１０は転送先ア
ドレス・レジスタ、５は全回路の制御回路、６と８はア
ドレス算出回路、７はレジスタ・デクリメント回路、９
はＸ方向−列のデータの転送回路、１１は転送先アドレ
ス・レジスタ・インクリメント回路、１２は転送ビット
数レジスタ、１３は転送ビット数レジスタ・デクリメン
ト回路、１５は転送元アドレス・レジスタ・インクリメ
ント回路、１６はアドレス・バス制御回路、１７は転送
モード信号線制御回路、１８はメモリ制御回路、１９は
メモリ、２０１１−１′データ・バス制御回路全示す。
第１図ｅこおいで、まず、転送データが格納されている
メモリ上の先頭アドレスを転送元アドレス・レジスター
に予めセットし、また転送データが格納されているメモ
リ上の領域のＸ方向の長さを転送領域サイズＸレジスタ
２に、モしてｙ方向の長さを転送領域サイズｙレジスタ
３に予めセットし、さらに転送先のメモリ上の格納値域
のアドレスも転送先アドレス・レジスタ４に予めセット
する。しかる後に起動すると、転送元アドレス・レジス
ターの内容、転送領域サイズＸレジスタ２の内容及び転
送先アドレス・レジスタ４の内容がＸ方向−列のデータ
の転送回路９にセットされ起動がかかる。Ｘ方向−列の
データの転送回路９は、転送元アドレス・レジスターの
内容と転送領域サイズＸレジスタ２の内容に基いてＸ方
向−渦のデータを転送先山 ″“’ｖｘ −Ｖ９７１１“正“°″”゛。
メモリ上の先頭アドレスを転送元アドレス・レジスター
に予めセットし、また転送データが格納されているメモ
リ上の領域のＸ方向の長さを転送領域サイズＸレジスタ
２に、モしてｙ方向の長さを転送領域サイズｙレジスタ
３に予めセットし、さらに転送先のメモリ上の格納値域
のアドレスも転送先アドレス・レジスタ４に予めセット
する。しかる後に起動すると、転送元アドレス・レジス
ターの内容、転送領域サイズＸレジスタ２の内容及び転
送先アドレス・レジスタ４の内容がＸ方向−列のデータ
の転送回路９にセットされ起動がかかる。Ｘ方向−列の
データの転送回路９は、転送元アドレス・レジスターの
内容と転送領域サイズＸレジスタ２の内容に基いてＸ方
向−渦のデータを転送先山 ″“’ｖｘ −Ｖ９７１１“正“°″”゛。
メモリ領域に転送する。そ Ｘ方向−列のデータの転
蓬が終了すると、Ｘ −列のデータの転送回路９から
アドレス算出回路６と８及びレジスタ・デクリメント回
路７に終了信号が送られる。
蓬が終了すると、Ｘ −列のデータの転送回路９から
アドレス算出回路６と８及びレジスタ・デクリメント回
路７に終了信号が送られる。
この終了信号により、アドレス算出回路６は次の転送元
アドレスを計算してその計算したアドレスを転送元アド
レス・レジスタ１にセットし、アドレス算出回路８は次
の転送先アドレスを計算してその計算したアドレスを転
送先アドレス・レジスタ４にセットし、またレジスタ・
デクリメント回路７は転送領域サイズｙレジスタ３の内
容ヲ−１する。そして再びＸ方向−列のデータの転送回
路９を起動する。この処理をくり返し、転送領域サイズ
ｙレジスタ３の内容が１０」になったところで初期に転
送元アドレス・レジスタ１と転送領域サイ、（ｘレジス
タ２と転送領域サイズｙレジスタ３にセットされたデー
タの転送が終了する。
アドレスを計算してその計算したアドレスを転送元アド
レス・レジスタ１にセットし、アドレス算出回路８は次
の転送先アドレスを計算してその計算したアドレスを転
送先アドレス・レジスタ４にセットし、またレジスタ・
デクリメント回路７は転送領域サイズｙレジスタ３の内
容ヲ−１する。そして再びＸ方向−列のデータの転送回
路９を起動する。この処理をくり返し、転送領域サイズ
ｙレジスタ３の内容が１０」になったところで初期に転
送元アドレス・レジスタ１と転送領域サイ、（ｘレジス
タ２と転送領域サイズｙレジスタ３にセットされたデー
タの転送が終了する。
次にＸ方向−列のデータの転送回路９の詳細な例を第２
図により説明する。第２図において、転送先アドレス・
レジスタ１０には第１図に示した転送先アドレス・殉ル
ジスタ４のデータがセットされ、転送ビット数レジスタ
１２には同様に転送領域サイズＸレジスタ２のデータが
セットされ、転送元アドレス・レジスタ１５は同様に転
送元アドレス・レジスタ１のデータがセットサれる。Ｘ
方向−列のデータの転送回路・９が起動すると、転送先
アドレス・レジスタ１０の内容をアドレス・バス制御回
路１６を通じ、アドレス・バス上に送出する。転送モー
ド信号線制御回路１７では、転送先アドレス・レジスタ
１０の内容のビット・アドレス部が「０」でない場合、
例えばビット・アドレス部が「１１０」である場合には
ビット・モード信号を転送モード信号線上に送出する。
図により説明する。第２図において、転送先アドレス・
レジスタ１０には第１図に示した転送先アドレス・殉ル
ジスタ４のデータがセットされ、転送ビット数レジスタ
１２には同様に転送領域サイズＸレジスタ２のデータが
セットされ、転送元アドレス・レジスタ１５は同様に転
送元アドレス・レジスタ１のデータがセットサれる。Ｘ
方向−列のデータの転送回路・９が起動すると、転送先
アドレス・レジスタ１０の内容をアドレス・バス制御回
路１６を通じ、アドレス・バス上に送出する。転送モー
ド信号線制御回路１７では、転送先アドレス・レジスタ
１０の内容のビット・アドレス部が「０」でない場合、
例えばビット・アドレス部が「１１０」である場合には
ビット・モード信号を転送モード信号線上に送出する。
また転送モード信号線制御回路１７では、転送ビット数
レジスタ１２の内容がバイト或はワードより小さくなっ
た場合にもビット・モード信号を転送モード信号線上に
送出する。上述のようなビット・モード信号を送出する
場合以外の場合には、転送モード信号線制御回路１７で
はバイト・モード信号又はワード・モード信号を転送モ
ード信号線上に送出する。このようにバイト転送を主と
する場合には、転送先アドレス・レジスタ１０の内容を
調べ、バイト・バウンダリに合わないビット部分即ち最
初のあまり部分はビット転送を行い、バイト・バウンダ
リに合ったところからバイト転送を行い、また転送ビッ
ト数レジスタ１２の内容を調べ、バイト転送を行って最
後に１バイト未満のデータが残った場合にはその残った
部分はビット転送を行うような転送子−ド信号が転送モ
ード信号線制御回路１７から転送モード信号線上に送出
される。
レジスタ１２の内容がバイト或はワードより小さくなっ
た場合にもビット・モード信号を転送モード信号線上に
送出する。上述のようなビット・モード信号を送出する
場合以外の場合には、転送モード信号線制御回路１７で
はバイト・モード信号又はワード・モード信号を転送モ
ード信号線上に送出する。このようにバイト転送を主と
する場合には、転送先アドレス・レジスタ１０の内容を
調べ、バイト・バウンダリに合わないビット部分即ち最
初のあまり部分はビット転送を行い、バイト・バウンダ
リに合ったところからバイト転送を行い、また転送ビッ
ト数レジスタ１２の内容を調べ、バイト転送を行って最
後に１バイト未満のデータが残った場合にはその残った
部分はビット転送を行うような転送子−ド信号が転送モ
ード信号線制御回路１７から転送モード信号線上に送出
される。
転送モードの内容は、転送モード信号線制御回路１７か
らメそり制御回路１８、転送先アドレス・レジスタ・イ
ンクリメント回路１０、転送ビット数レジスタ・デクリ
メント回路１３、及び転送元アドレス・レジスタ・イン
クリメント回路１５の夫々に通知される。メモリ制御回
路１８は、転送元アドレス・レジスタ１４の内容で示さ
れるメモリ１９上のアドレスから、転送モード信号線制
御回路１７から送られてきた転送モードに従って、転送
モードがビット・モードのときには１ビツトのデータを
、またバイト（ワード）・モードのときには１バイト（
ワード）のデータをデータ・バス制御回路２０を通じて
データ・バス上に送出する。転送先アドレス・レジスタ
・インクリメント回路１１は、転送先アドレス・レジス
タ１０の内容について、転送モード信号線制御回路１７
から送られてきた転送モードに従って、転送モードがビ
ット・モードのときにはビット・インクリメントを行い
、バイト（ワード）、モードのときにはバイト（ワード
）・インクリメントを行う。転送元アドレス・レジスタ
・インクリメント回路５．１５も、転送元アドレス・レ
ジスタ１４の内容について、転送モード信号線制御回路
１７から送られてきた転送モードに従って同様に、ビッ
ト・インクリメント又はバイト、インクリ・メント、ワ
ード・インクリメントを行う。転送ビット数レジスタ・
デクリメント回路１３も、転送ビット数レジスタ１２の
内容について、転送モード信号線制御回路１７から送ら
れてきた転送モードに従って同様に、ビット・デクリメ
ント又はバイト・デクリメント、ワード・デクリメント
・を行う。上述の処理□ をくり返すことにより、転送１′□：：ピット数レジス
月２１− の内容が「０」になると、Ｘ方向−列のデータの転送が
終了し、第１図に示したように終了信号がアドレス算出
回路６と８及びレジスタ・デクリメント回路７に送出さ
れる。
らメそり制御回路１８、転送先アドレス・レジスタ・イ
ンクリメント回路１０、転送ビット数レジスタ・デクリ
メント回路１３、及び転送元アドレス・レジスタ・イン
クリメント回路１５の夫々に通知される。メモリ制御回
路１８は、転送元アドレス・レジスタ１４の内容で示さ
れるメモリ１９上のアドレスから、転送モード信号線制
御回路１７から送られてきた転送モードに従って、転送
モードがビット・モードのときには１ビツトのデータを
、またバイト（ワード）・モードのときには１バイト（
ワード）のデータをデータ・バス制御回路２０を通じて
データ・バス上に送出する。転送先アドレス・レジスタ
・インクリメント回路１１は、転送先アドレス・レジス
タ１０の内容について、転送モード信号線制御回路１７
から送られてきた転送モードに従って、転送モードがビ
ット・モードのときにはビット・インクリメントを行い
、バイト（ワード）、モードのときにはバイト（ワード
）・インクリメントを行う。転送元アドレス・レジスタ
・インクリメント回路５．１５も、転送元アドレス・レ
ジスタ１４の内容について、転送モード信号線制御回路
１７から送られてきた転送モードに従って同様に、ビッ
ト・インクリメント又はバイト、インクリ・メント、ワ
ード・インクリメントを行う。転送ビット数レジスタ・
デクリメント回路１３も、転送ビット数レジスタ１２の
内容について、転送モード信号線制御回路１７から送ら
れてきた転送モードに従って同様に、ビット・デクリメ
ント又はバイト・デクリメント、ワード・デクリメント
・を行う。上述の処理□ をくり返すことにより、転送１′□：：ピット数レジス
月２１− の内容が「０」になると、Ｘ方向−列のデータの転送が
終了し、第１図に示したように終了信号がアドレス算出
回路６と８及びレジスタ・デクリメント回路７に送出さ
れる。
第３図は転送元のメモリと転送先のメモリの関係を概念
的に示す図、第４図は転送先のメモリのデータ格納領域
の区分を示す図、第５図は転送先アドレス・レジスタの
構成の１例を示す図である。
的に示す図、第４図は転送先のメモリのデータ格納領域
の区分を示す図、第５図は転送先アドレス・レジスタの
構成の１例を示す図である。
図において、２１は転送先のメモリ、２２は転送元のデ
ータ格納領域、２３は転送先のデータ格納領域２４はビ
ット転送領域、２５はバイトワード転送領域を示す。本
発明は、第３図においてメモリー９と転送先のメモリ２
１とはビット毎にアドレスがつけられており、同一メモ
リ内の転送元のデータ格納領域２２から転送先のデータ
格納領域２３にデータ転送する場合にも適用できる。転
送１１ 元のデータ格納領域２２のアドレスＸとｙが夫々第１図
に示した転送元アドレス・レジスターと転送領域サイズ
ｘ４ジスタ２と転送領域サイズｙＶ：：１・：１゜ ジスタ３にセットされる内容”Ｃ６つ、転送先のデータ
格納領域２３のアドレスが第１図に示した転送先アドレ
ス・レジスタ４に、セントされる内容である。転送先の
データ格納領域２３は第４図に１例を示すようにビット
転送領域２４とノくイト転送領域２５とを有していると
きにはその内容が第５図に示すように転送先アドレス・
レジスタ１にセットされる。そして、その内容は、先に
述べたように第２図に示す転送モード信号線制御回路１
７により読み取られてビット転送領域２４にデータを転
送するときはビット・モードで、またバイト転送領域２
５にデータを転送するときはバイト・モードでデータの
転送が行われるように制御される。
ータ格納領域、２３は転送先のデータ格納領域２４はビ
ット転送領域、２５はバイトワード転送領域を示す。本
発明は、第３図においてメモリー９と転送先のメモリ２
１とはビット毎にアドレスがつけられており、同一メモ
リ内の転送元のデータ格納領域２２から転送先のデータ
格納領域２３にデータ転送する場合にも適用できる。転
送１１ 元のデータ格納領域２２のアドレスＸとｙが夫々第１図
に示した転送元アドレス・レジスターと転送領域サイズ
ｘ４ジスタ２と転送領域サイズｙＶ：：１・：１゜ ジスタ３にセットされる内容”Ｃ６つ、転送先のデータ
格納領域２３のアドレスが第１図に示した転送先アドレ
ス・レジスタ４に、セントされる内容である。転送先の
データ格納領域２３は第４図に１例を示すようにビット
転送領域２４とノくイト転送領域２５とを有していると
きにはその内容が第５図に示すように転送先アドレス・
レジスタ１にセットされる。そして、その内容は、先に
述べたように第２図に示す転送モード信号線制御回路１
７により読み取られてビット転送領域２４にデータを転
送するときはビット・モードで、またバイト転送領域２
５にデータを転送するときはバイト・モードでデータの
転送が行われるように制御される。
本発明は、以上述べたように、ビット・アドレスを有す
るデータを転送するものであるから、特にイメージ処理
用のデータ全転送するのにきわめて効果がある。
るデータを転送するものであるから、特にイメージ処理
用のデータ全転送するのにきわめて効果がある。
以上の説明から明らかなように、本発明によれば、転送
元のアドレス、転送領域のサイズＺ４゜転送先のアドレ
スを指定することにより、任意のビット・サイズ” 、
’／に持つメモリ上の領域のデータについて、自動的に
バイト又はワードの境界に合致してい、るデータは高速
なバイト転送又は４ワード転送を行い、そうでない部分
はきめ細かいビット転送を行い、総合して、きめ細かく
かつ高速にデータ転送が行えるという効果がある。
元のアドレス、転送領域のサイズＺ４゜転送先のアドレ
スを指定することにより、任意のビット・サイズ” 、
’／に持つメモリ上の領域のデータについて、自動的に
バイト又はワードの境界に合致してい、るデータは高速
なバイト転送又は４ワード転送を行い、そうでない部分
はきめ細かいビット転送を行い、総合して、きめ細かく
かつ高速にデータ転送が行えるという効果がある。
第１図は本発明の１実施例を示すブロック図、第２図は
第１図に示したＸ方向−列のデータの転送回路の詳細な
例を示すブロック図、第３図は転送元のメモリと転送先
のメモリの関係を概念的に示す図、第４図は転送先のメ
モリのデータ格納領域の区分を示す図、第５図は転送先
アドレス・レジスタの構成の１例を示す図でめる。 １と１４・・・転送元アドレス・レジスタ、２・・・転
送領域サイズＸレジスタ、３・・・転送領域サイズｙレ
ジスタ、４と１０−・・・−転送先アドレス・レジスタ
、５・・・全回路の制御回路、６と８・・・アドレス算
出回路、７・・・レジスタ・デクリメント回路、９・・
・Ｘ方向−列のデータの転送回路、１１・・・転送先ア
ドレス・レジスタ・インクリメント回路、１２・・・転
送ビット数レジスタ、１３・・・転送ビット数レジスタ
・デクリメント回路、１５・・・転送元アドレス・レジ
スタ・インクリメント回路、１６・・・アドレス・バス
制御回路、１７・・・転送モード信号線制御回路、１８
・・・メモリ制御回路、１９・・・メモリ、２０・・・
データ・バス制御回路、２１・・・転送先のメモリ、２
２・・・転送元のデータ格納領域、２３・・・転送先の
データ格納領域、２４・・・ビット転送領域、２５・・
・バイト転送領域。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
第１図に示したＸ方向−列のデータの転送回路の詳細な
例を示すブロック図、第３図は転送元のメモリと転送先
のメモリの関係を概念的に示す図、第４図は転送先のメ
モリのデータ格納領域の区分を示す図、第５図は転送先
アドレス・レジスタの構成の１例を示す図でめる。 １と１４・・・転送元アドレス・レジスタ、２・・・転
送領域サイズＸレジスタ、３・・・転送領域サイズｙレ
ジスタ、４と１０−・・・−転送先アドレス・レジスタ
、５・・・全回路の制御回路、６と８・・・アドレス算
出回路、７・・・レジスタ・デクリメント回路、９・・
・Ｘ方向−列のデータの転送回路、１１・・・転送先ア
ドレス・レジスタ・インクリメント回路、１２・・・転
送ビット数レジスタ、１３・・・転送ビット数レジスタ
・デクリメント回路、１５・・・転送元アドレス・レジ
スタ・インクリメント回路、１６・・・アドレス・バス
制御回路、１７・・・転送モード信号線制御回路、１８
・・・メモリ制御回路、１９・・・メモリ、２０・・・
データ・バス制御回路、２１・・・転送先のメモリ、２
２・・・転送元のデータ格納領域、２３・・・転送先の
データ格納領域、２４・・・ビット転送領域、２５・・
・バイト転送領域。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 任意のビット・サイズｘ、ｙｋ持つメモリ上の領域のデ
ータをあるメモリの領域に転送するデータ転送方式にお
いて、転送元のデータ格納領域のアドレス情報がセット
される転送元アドレス・レジスタと、上記データ格納領
域のＸ方向のサイズがセットされる転送領域サイズＸレ
ジスタと、上記データ格納領域のｙ方向のサイズがセッ
トされる転送領域サイズｙレジスタと、転送先のデータ
格納領域のアドレス情報がセットされる転送先アドレス
・レジスタと、Ｘ方向−列のデータの転送回竺と、・方
向−列のデータ誌転送の終了を示す終了信号に基いて転
送元の次の転送アドレスを算出して上記転送元アドレス
・レジスタの内容を更！ｌｉ″″ｒる転送元アドレス算
出回路と、上記終了信号に基いて転送先の次の転送アド
レスを算出して上記転送先アドレス・レジスタの内容を
更新する転送先アドレス算出回路と、上記終了信号に基
いて転送領域サイズｙレジスタの内容を減算するレジス
タ・デクリメント回路とを備え、上記Ｘ方向−列のデー
タの転送回路は、上記転送先アドレス・レジスタと転送
領域サイズＸレジスタの内容に基いてビット転送部分と
バイト若しくはワード転送部分とにＸ方向−列のデータ
の転送モードを区分し、該転送モードに従って上記転送
元アドレス・レジスタの内容で指定されたメモリのアド
レスから上記転送先アドレス・レジスタの内容で指定さ
れたメモリのアドレスに上記転送領域サイズＸレジスタ
の内容で指定された大きさのデータを転送すると共に、
上記転送領域サイズＸレジスタの内容のデータの転送が
終了したときに上記終了信号を生成して上記転送元アド
レス算苗回路と上記転送先アドレス算出回路と上記レジ
スタ・デクリメント回路に送゛るように構成されたこと
な特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001682A JPS58218091A (ja) | 1982-06-11 | 1982-06-11 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10001682A JPS58218091A (ja) | 1982-06-11 | 1982-06-11 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218091A true JPS58218091A (ja) | 1983-12-19 |
Family
ID=14262752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10001682A Pending JPS58218091A (ja) | 1982-06-11 | 1982-06-11 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218091A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262390A (ja) * | 1985-09-13 | 1987-03-19 | 株式会社日立製作所 | グラフイツク表示装置 |
| JPS6282478A (ja) * | 1985-10-04 | 1987-04-15 | アテツク・コ−ポレ−シヨン | 幾何学的な対象物を表すデ−タからラスタ化されたパタ−ンを発生する装置 |
| JPH07168558A (ja) * | 1994-11-21 | 1995-07-04 | Hitachi Ltd | グラフィック表示装置 |
-
1982
- 1982-06-11 JP JP10001682A patent/JPS58218091A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262390A (ja) * | 1985-09-13 | 1987-03-19 | 株式会社日立製作所 | グラフイツク表示装置 |
| JPS6282478A (ja) * | 1985-10-04 | 1987-04-15 | アテツク・コ−ポレ−シヨン | 幾何学的な対象物を表すデ−タからラスタ化されたパタ−ンを発生する装置 |
| JPH07168558A (ja) * | 1994-11-21 | 1995-07-04 | Hitachi Ltd | グラフィック表示装置 |
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