JPS6260052A - フエ−ズ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＳＣ５ｉインタフェースを用いて実行するフェー、１３
制′４１１１方式であって、イニンエータとターゲット
との間のデータ転送をＳＣ５ｉインタフェースで制御す
る場合、マイクロプログラムで１ハイド毎に送信／受信
処理を行っていたのに対して、各フェーズＣパ・処理内
容を格納しているフェーズバッファと転送ｙ′−夕を格
納しているデータ転送バッファから読取った内容により
、迅速にしかも効率的に実行処理することが可能となる
。

１′産業上の利用分野〕 本発明は、低速度のインタフェースであるｓｃｓ　ｉイ
ンタフェースを用いてのデータ及び各種信号の転送制御
を行う方式に係り、特に各フェーズの実行処理制御をハ
ードウェアにて高速に処理するフェーズ制御方式に関す
る。

例えば、ホスト装置に接続されている入出力装置とのデ
ータ或いは信号等の入出力を制御する場合、統一した接
続条件（インタフェース）を使用１−てシステム構成上
の融通性を図っている。

これら入出力インタフェースの接続方式には、共通母線
を用いるハス接続方式と、例えば１個のチャネルから入
出力制御装置への接Ｖｉ、路が個別であるスター接続方
式等がある。

一方、入出力インタフェースの信号方式としては、相互
に授受する信号を個別に確認を取りながら制御を進めて
行く確認応答方式と、インタフェース上の信号の授受が
一定の刻時信号に従って行われる同期方式とかある。

ＳＣ５ｉインタフェースは入出力制御用インタフェース
の１つとして開発されたもので、高速転送用として同期
方式を採用しており、かかるＳＣ５ｉインタフェースを
用いてのデータ転送制御が、より高速度に実施される方
式の開発・実用化が待たれている。

〔従来の技術と発明が解決しようとする問題点〕第２図
は従来例を説明するブロック図、第３図はシステム構成
図をそれぞれ示す。

第３図に示す本システム図はシステムを構成する複数の
入出力装置２　（以下これをターゲットと呼ぶ）に対す
る各種命令を発行し、データの人出力を制御する中央処
理装置１１（以下ＣＰＩＪＩＩと称する）と、 ＣＰＵＩＩ匹己下にある複数ターゲット２（０）〜２（
ｎ）に：＜、ｊ　シてＣＰＵＩＩからの命令を伝達した
り、複数ターゲー、・ｌ−２（０）〜２（ｎ）からの報
告を伝達するアダプタ１２と、 制御下にあるデバイス２１（０）〜２１　（ｎ）に対ツ
るデータの入出力制御動作を実行させるコントロー−：
、２１とデータを記録するデバイス２１（０）〜２１　
（ｎ）とからなる複数ターゲット２（０）〜２（ｎ）と
から構成さ丸でいる。

内、ＣＰＵＩＩとアゲブタ１２とをホスト装置１　（以
■イニシエータｌと呼ぶ）と称し、複数のイニシ工−タ
１を点線で示すように同一システムに接続することもあ
る。又、このイニンエータ１とター１γ′ソｌ−２（０
）〜２（ｎ）との間のインタフェースは同１川式のＳＣ
Ｓ　ｉインタフェースを用いているものとする、ＳＣ５
ｉインタフェース上の信号の授受は大略以下の手順を所
定間隔を持って実行する。

ｆｉｌターゲソｈ　２（０）　〜２（ｎ）及びデ）＼゛
イス２１０）　　〜２］（ｎ）のセレクション、 （２）セレクトされたデバイス２１　（０）〜２１　（
ｎ）番号の確認を行うアイデンティファイ、 （３）所定コマンドの発行、 （４１データ転送、 （５）スティタス転送、 （Ｃ））コマンドコップリード報告、 尚２．壬記各項目をフェーズと言う。

又、−、Ｌ記（１）〜（４）フェーズはイニシエータ１
カ）ら夕一ゲ７ト２（０）〜２（ｎ）に対する送信（以
下これをメッセージアウトと呼ぶ）であり、（５１，（
６）フェーズはターゲット２（０）〜２（ｎ）からイニ
シエータ１に対する送信（以下これをメソセージインと
呼ぶ）である。

通常、上記のメッセージアウト処理はプログラム化され
ている。即ち、第２図に示すようにイニし／ボータ１内
のプロセッサ１２１内部にプログラムを貯蔵するメモリ
があり、レジスタ１２７に格納している５ＣＳｉインタ
フエース上の刻時信号により前記プログラムを起動し、
リクエスト／アノク制御回路１２６を介して所定ターゲ
ット２（ｉ）とのメツセージ及びデータの遺り取りを行
う。

一方、例えばセレクションフェーズ処理後、所定コマン
ドを受けたターゲット２（０）〜２（ｎ）はハードウェ
ア処理で所定コマンド処理のための′＄備を行い、イニ
シエータ１に対してデータ転送フェーズ移行へのリクエ
ストを送出し、イニシエータ１からの肯定応答文字（以
下ＡＣＫと称する）の応答を待つ。

尚、５Ｃ５ｉインタフエースは各フェーズ間の移行の際
はリクエストとＡＣＫの遺り取りを確認応答方式と同様
に行うが、例えばデータ転送については、選択されたデ
バイス２１（ｉ）上で処理される複数オフセントからな
るリクエストの送出に対して、直ちにＡＣＫで応答する
必要はなく、成る決められた範囲内で遅れても同数のオ
フセットからなるＡＣＫを確認することでインタフェー
ス制御を実行することが可能である。

尚、データバッファ１２８はイニシエータ１と選択され
たデバイス２Ｈｉ）　との各フェーズ内容や転送するデ
ータ等の遺り取りを容易にするために、一時的に処理内
容を格納するものである。

上述のようにイニシエータ１のフェーズ制御はマイクロ
プログラムにてフェーズをデコードすることにより制御
しているために、例えばデバイス２１　（０）〜２１　
（ｎ）が高速な磁気ディスク装置の場合はビニシェーク
１例の制御が遅れ勝ちとなるとＳう問題点がある。

〔問題点を解決するための手段］ 第１図は本発明の詳細な説明するためのブロック図を示
す。

本実施例のブロック図は第２図で説明したプロセッサ１
２１．リクエスト／アソク制御回路１２６と、５Ｃ５ｉ
インタフエース線を通して遺り取りされる各フェース及
びメツセージ内容等をフェーズバ。

ファ１２４に対するアドレス信号に変換するフェーズア
ドレス変換回路１２２と、 フェーズアドレス変換回路１２２から送出されるアドレ
ス信号により、フェーズバッファ１２４を具体的にアク
セスするアドレスを指示するアドレスカウンタ１２３　
と、 コマンドフェーズエリア、スティタスフェーズエリア、
メッセージアウトエリア、メツセージインエリア等の各
フェーズ内容を格納するエリア庖有するフェーズバッフ
ァ１２４　と、 転送するデータを格納するデータ転送バッファ１２５　
とから構成されている。

〔作用〕

イニシエータとターゲットとの間のデータ転送をＳＣ５
ｉインタフェースで制御する場合、送信／受信処理する
内容の内、各フェーズの処理内容を格納しているフェー
ズバッファと転送データを格納しているデータ転送バッ
ファに分割格納して置き、ＳＣ５ｉインタフェースで伝
達される各種コマンド。

メソセージ等を各フェーズアドレスに変換してそのアド
レスにてフェーズバッファ及びデータ転送バッファをア
クセスすることにより、各フェーズ処理、各メソセージ
処理を迅速にしかも効率的に実行処理することが可能と
なる。

〔実施例〕

以下本発明の要旨を第１図に示す実施例により具体的に
説明する。尚、全図を通じて同一符号は同一対象物を示
す。

次に、本実施例の動作を説明する。尚、イニジエータ１
からターゲット２（１）に対して所定信号やデータを送
出する場合をメッセージアウト、反対にターゲット２（
ｉ）からイニシエータｌに対する所定信号やデータをメ
ンセージインと称して以下説明する。

コマンド実行前にこれからイニシエータ１から送出する
コマンドやメッセージアウトの内容をプロセッサ１２１
の制御により予めフェーズバッファ１２４にセットして
置く。

セレクションフェーズ処理後、選択されたターゲット２
（ｉ）からのフェーズ内容をフェーズアドレス変換回路
１２２でこれから実行するフェーズを、格納しているフ
ェーズバッファ１２４のアドレス信号に変換する。

アドレスカウンタ１２３ではフェーズアドレス変換回路
１２２からのアドレス信号をもとにして具体的なアドレ
スを決定し、そのアドレスでアクセスし、所定フェーズ
内容を読取りリクエスト／アソク制御回路１２６を介し
てターゲソ）２（ｉ）へ送出する。

尚、アドレスカウンタ１２３で指定されるフェーズバッ
ファ１２４のアドレスはプロセッサ１２１からの特定指
示をも考慮して決定される。

フェーズ処理内容がデータ転送の場合はデータ転送バッ
ファ１２５に格納しているデータをリクエスト／アノク
制御回路１２６を介してデータバスａに送出する。又、
ターゲソ）２（ｉ）からデータを転送して来る場合はデ
ータ転送バッファ１２５に格納する。

イニンエータ１は１つのフェーズ実行後、それがスティ
タスやメツセージインであれば、フェーズバッファ１２
４へ格納し、それを読取り次の動作を決定する。

フェーズバッファ１２４の格納エリアは多数に分割され
ており、前の状態を調べたり、現在実行しているシーケ
ンスが良好であるか等も格納しているフェーズ、メ、セ
ーズアウト、メソセージイン等の各エリアの内容により
調査することが可能である。

〔発明の効果〕

以上のような本発明によれば、各フェーズ処理。

各メツセージ処理等を迅速にしかも効率的に実行処理す
ることが出来ると共に、現在実行しているシーケンスの
内容調査も容易に出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するだめのブロック図、 第２図は従来例を説明するブロック図、第３図はシステ
ム構成図、 をそれぞれ示す。 図るこおいて、 ｌはイニシエータ、 １１はＣＰＵ　、　　　　　　　　１２はアダプタ、２
（０）〜２（ｎ）はターゲット、 ２１はコントローラ、 ２１（０）〜２１（ｎ）はデバイス、 １２１はプロセッサ、 １２２はフェーズアドレス変換回路、 １２３はアドレスカウンタ、 １２４はフェーズバッファ、 １２５はデータ転送バッファ、 １２６はリクエスト／アノク制御回路、１２７はレジス
タ、　　　１２８はデータバッファ、をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 ホスト装置（イニシエータ）に接続される相手装置（タ
   ーゲット）とのデータ転送を、低速度にて制御を行うた
   めのスモールコンピュータシステム用インタフェース（
   ＳＣＳｉインタフェース）を用いて、セレクション、ア
   イデンティフアィ、コマンド、データ転送、ステイタス
   及びコマンドコップリード等の各フェーズを経て処理す
   る装置において、 前記ホスト装置（イニシエータ）内に前記コマンド、ス
   テイタスの各フェーズ内容を格納するエリアと、前記ホ
   スト装置（イニシエータ）から前記相手装置（ターゲッ
   ト）に送出するメッセージアウト内容を格納するエリア
   、前記相手装置（ターゲット）から前記ホスト装置（イ
   ニシエータ）（１）に送出するメッセージイン内容を格
   納するエリア等を有するフェーズバッファ（１２４）と
   、転送データを格納するデータ転送バッファ（１２５）
   と、 前記フェーズバッファ（１２４）のアドレスを指定する
   アドレスカウンタ（１２３）と、 前記各フェーズ内容から前記フェーズバッファ（１２４
   ）のアドレスに変換するフェーズアドレス変換回路（１
   ２２）とを設け、 セレクション処理後に処理される各フェーズ及び各フェ
   ーズ処理時に遺り取りされるメッセージアウト、メッセ
   ージインの実行処理内容を前記フェーズバッファ（１２
   ４）及びデータ転送バッファ（１２５）の該当エリアに
   分割格納し、該当エリアの内容を読取り、その内容によ
   り制御することを特徴とするフェーズ制御方式。