JPS6260185A - バブルメモリチツプ形成方法 - Google Patents
バブルメモリチツプ形成方法Info
- Publication number
- JPS6260185A JPS6260185A JP60200971A JP20097185A JPS6260185A JP S6260185 A JPS6260185 A JP S6260185A JP 60200971 A JP60200971 A JP 60200971A JP 20097185 A JP20097185 A JP 20097185A JP S6260185 A JPS6260185 A JP S6260185A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- insulating layer
- dicing
- terminal
- memory chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ウェーハをダイシングする際に絶縁層が剥離し剥離がパ
ターン形成部分にまで及ぶとそのチップは不良になる。
ターン形成部分にまで及ぶとそのチップは不良になる。
そこでダイシングラインの絶縁層を予め除去しておき、
ダイシングによって発生する絶縁層の剥離を無くしたも
のである。
ダイシングによって発生する絶縁層の剥離を無くしたも
のである。
本発明はバブルメモリチップ（以下メモリチップと称す
る）の製造方法に係り、特に歩留り向上を可能にするメ
モリチップ形成方法に関する。
る）の製造方法に係り、特に歩留り向上を可能にするメ
モリチップ形成方法に関する。
第２図はメモリチップの層構成を説明するための図で、
第２図（ａｌは複数個のメモリチップを形成したウェー
ハの平面図、第２図（ｂ）はメモリチップの拡大断面側
面図である。なお企図を通し同じ対象物は同一記号で表
している。
第２図（ａｌは複数個のメモリチップを形成したウェー
ハの平面図、第２図（ｂ）はメモリチップの拡大断面側
面図である。なお企図を通し同じ対象物は同一記号で表
している。
第２図（ａｌに示す如く１枚のウェーハ１の上に複数（
ＩＮのメモリチップ２が同時に形成されており、メモリ
チップ２を個片化するためのダイシングライン３が、そ
れぞれのメモリチップ２の間に設けられている。かかる
状態で各チップの特性を試験した後ダイシングを行い個
々のチップに分割する。
ＩＮのメモリチップ２が同時に形成されており、メモリ
チップ２を個片化するためのダイシングライン３が、そ
れぞれのメモリチップ２の間に設けられている。かかる
状態で各チップの特性を試験した後ダイシングを行い個
々のチップに分割する。
ウェーハ１は第２図（ｂ）に示す如くガドリニウム・ガ
リウム・ガーネフトからなる基板１１と、その上に生成
された磁性ガーネットの単結晶層１２からなり、単結晶
ＪｉＪ１２の全面を第一の二酸化シリコン（ＳｉＯ２）
の薄膜（以下絶縁層と称する） １３で覆った上に、メ
モリチップ２を構成するための各種パターンが二つのマ
スクレベルに分けて形成されている。
リウム・ガーネフトからなる基板１１と、その上に生成
された磁性ガーネットの単結晶層１２からなり、単結晶
ＪｉＪ１２の全面を第一の二酸化シリコン（ＳｉＯ２）
の薄膜（以下絶縁層と称する） １３で覆った上に、メ
モリチップ２を構成するための各種パターンが二つのマ
スクレベルに分けて形成されている。
第１のマスクレベルでは絶縁Ｒ１３の上にジェネレータ
ゲー゛ト、トランスファゲート等のアルミニウムを主体
とする導体よりなるパターン２１が形成サレ、パターン
２１の全面が第二の絶縁層２３によって覆われる。
ゲー゛ト、トランスファゲート等のアルミニウムを主体
とする導体よりなるパターン２１が形成サレ、パターン
２１の全面が第二の絶縁層２３によって覆われる。
第二のマスクレベルでは絶縁ＷＩ２３の上にマイナール
ープ、メジャーライン、検知器等、パーマロイ （Ｆｅ
−Ｎｉ合金）よりなるパターン２５が形成されその全面
が第三の絶縁層２７で覆われる。
ープ、メジャーライン、検知器等、パーマロイ （Ｆｅ
−Ｎｉ合金）よりなるパターン２５が形成されその全面
が第三の絶縁層２７で覆われる。
このようにウェーハｌ上に各種の薄膜がスパッタリング
で層状に形成されているが、これ等の薄膜間の密着力は
必ずしも強固では無く僅かな衝撃で剥離が生じることが
ある。例えばダイシングの際に絶縁［１３，２３、およ
び２７に衝撃が加わると剥離が生じ、その剥離がパター
ン形成部分にまで及ぶとそのチップは不良になる。
で層状に形成されているが、これ等の薄膜間の密着力は
必ずしも強固では無く僅かな衝撃で剥離が生じることが
ある。例えばダイシングの際に絶縁［１３，２３、およ
び２７に衝撃が加わると剥離が生じ、その剥離がパター
ン形成部分にまで及ぶとそのチップは不良になる。
そこでメモリチップの歩留りを向上させるためには、ダ
イシングの際に剥離を発生させる力が薄膜に加わること
の無い、チップ毎に独立した層構成を有するメモリチッ
プをウェーハ上に形成する必要がある。
イシングの際に剥離を発生させる力が薄膜に加わること
の無い、チップ毎に独立した層構成を有するメモリチッ
プをウェーハ上に形成する必要がある。
第３図は従来のメモリチップ形成方法を示す断面図であ
る。
る。
図において第２図に示すパターン２１に関連する端子２
２がパターン２１と共に絶縁層１３の上に形成され、パ
ターン２１と同様に全面が第二の絶縁層２３によって覆
われる。また第２図に示すパターン２５に関連する端子
２６がパターン２５と共に絶縁層２３の上に形成され、
パターン２５と同様に全面が第三の絶縁層２７で覆われ
る。ダイシングに備えてメモリチップ間に設けられてい
るダイシングライン３も、層状に被着された絶縁層１３
．２３、および２７によって覆われる。
２がパターン２１と共に絶縁層１３の上に形成され、パ
ターン２１と同様に全面が第二の絶縁層２３によって覆
われる。また第２図に示すパターン２５に関連する端子
２６がパターン２５と共に絶縁層２３の上に形成され、
パターン２５と同様に全面が第三の絶縁層２７で覆われ
る。ダイシングに備えてメモリチップ間に設けられてい
るダイシングライン３も、層状に被着された絶縁層１３
．２３、および２７によって覆われる。
このように全体を絶縁Ｊｉｉ２７で覆われたウェーハに
対し、第４図に示す工程にしたがって端子部の絶縁層に
窓を明ける。即ち絶縁層２７の全面にレジストを塗布し
窓明は部分を除いて露光し現像した後、これをエツチン
グすることによって絶縁層が除去され端子２２および２
６が露出する。かかる状態で各チップの特性を試験した
後ダイシングを行い個々のチップに分割する。
対し、第４図に示す工程にしたがって端子部の絶縁層に
窓を明ける。即ち絶縁層２７の全面にレジストを塗布し
窓明は部分を除いて露光し現像した後、これをエツチン
グすることによって絶縁層が除去され端子２２および２
６が露出する。かかる状態で各チップの特性を試験した
後ダイシングを行い個々のチップに分割する。
しかし従来の方法で形成されたメモリチップは、ウェー
ハ１とその上に被着された絶縁層１３．２３、および２
７とを同時にダイシングしており、ダイシングの際の衝
撃がそれぞれの絶縁層に加わり、パターン形成部分にま
で及ぶ剥離が発生するという問題があった。
ハ１とその上に被着された絶縁層１３．２３、および２
７とを同時にダイシングしており、ダイシングの際の衝
撃がそれぞれの絶縁層に加わり、パターン形成部分にま
で及ぶ剥離が発生するという問題があった。
第１図は本発明になるメモリチップ形成方法を示す断面
図である。
図である。
上記問題点は第１図に示すウェーハ１上にバブルメモリ
チップ２を形成するに際し、ポンディングパッド等の端
子部２２の上に被着されている絶縁層２３および２７と
、隣接チップとの間に設けたダイシングライン３の上に
被着されている絶縁層１３．２３、および２７とを、同
時に除去する本発明になるメモリチップ形成方法によっ
て解決される。
チップ２を形成するに際し、ポンディングパッド等の端
子部２２の上に被着されている絶縁層２３および２７と
、隣接チップとの間に設けたダイシングライン３の上に
被着されている絶縁層１３．２３、および２７とを、同
時に除去する本発明になるメモリチップ形成方法によっ
て解決される。
第１図においてダイシングライン上に被着している絶縁
層を、端子部の上に被着されている絶縁層と共に予め除
去しておくことによって、ダイシングの際に剥離を発生
させる力が薄膜に加わることの無い、チップ毎に独立し
た層構成を有するメモリチップをウェーハトに形成する
ことができ、メモリチップの歩留りを向上させることが
できる。
層を、端子部の上に被着されている絶縁層と共に予め除
去しておくことによって、ダイシングの際に剥離を発生
させる力が薄膜に加わることの無い、チップ毎に独立し
た層構成を有するメモリチップをウェーハトに形成する
ことができ、メモリチップの歩留りを向上させることが
できる。
以下第１図により本発明の実施例について詳細に説明す
る。
る。
図において第２図に示すパターン２１に関連する端子２
２がパターン２１と共に絶縁層１３の上に形成され、パ
ターン２１と同様に全面が第二の絶縁層２３によって覆
われる。また第２図に示すパターン２５に関連する端子
２６がパターン２５と共に絶縁層２３の上に形成され、
パターン２５と同様に全面が第三の絶縁層２７で覆われ
る。ダイシングに備えてメモリチップ間に設けられてい
るダイシングライン３も、層状に被着された絶縁層１３
．２３、および２７によって覆われる。
２がパターン２１と共に絶縁層１３の上に形成され、パ
ターン２１と同様に全面が第二の絶縁層２３によって覆
われる。また第２図に示すパターン２５に関連する端子
２６がパターン２５と共に絶縁層２３の上に形成され、
パターン２５と同様に全面が第三の絶縁層２７で覆われ
る。ダイシングに備えてメモリチップ間に設けられてい
るダイシングライン３も、層状に被着された絶縁層１３
．２３、および２７によって覆われる。
このように全体を絶縁層２７で覆われたウェーハに対し
、第４図に示す工程にしたがって端子部の絶縁層とダイ
シングライン上の絶縁層に窓を明ける。即ら絶縁層２７
の全面にレジストを塗布し窓明は部分を除いて露光し現
像した後、これをエツチングすることによって絶縁層が
除去され端子２２および２６が露出する。またダイシン
グライン３上に被着された絶縁層１３．２３、および２
７も同時に除去される。かかる状態で各チップの特性を
試験した後ダイシングを行い個々のチップに分割する。
、第４図に示す工程にしたがって端子部の絶縁層とダイ
シングライン上の絶縁層に窓を明ける。即ら絶縁層２７
の全面にレジストを塗布し窓明は部分を除いて露光し現
像した後、これをエツチングすることによって絶縁層が
除去され端子２２および２６が露出する。またダイシン
グライン３上に被着された絶縁層１３．２３、および２
７も同時に除去される。かかる状態で各チップの特性を
試験した後ダイシングを行い個々のチップに分割する。
かかる方法で形成されたメモリチップは個片化する際に
、ウェーハ１の上に被着された絶縁層１３．２３、およ
び２７は窓開は工程において予め除去されており、ダイ
シングの際に剥離を発生させる力がＦＪ股に加わること
が無い。即ちチップ毎に独立した層構成を有するメモリ
チップをウェーハ上に形成することができ、メモリチッ
プの歩留りを向」二させることができる。
、ウェーハ１の上に被着された絶縁層１３．２３、およ
び２７は窓開は工程において予め除去されており、ダイ
シングの際に剥離を発生させる力がＦＪ股に加わること
が無い。即ちチップ毎に独立した層構成を有するメモリ
チップをウェーハ上に形成することができ、メモリチッ
プの歩留りを向」二させることができる。
しかも既設の窓明は工程においてダイシングライン３に
被着している絶縁層が除去されるため、窓明は工程を新
規に追加する必要はない。
被着している絶縁層が除去されるため、窓明は工程を新
規に追加する必要はない。
上述の如く本発明によれば歩留り向−ヒを可能にするメ
モリチップ形成方法を提供することができる。
モリチップ形成方法を提供することができる。
第１図は本発明になるメモリチップ形成方法を示す断面
図、 第２図はメモリチップの層構成を説明するための図、 −第２図（ａｌはウェーハの平面図、 第２図（ｂ）はメモリチップの拡大断面側面図、第３図
は従来のメモリチップ形成方法を示す断面図、 第４図は窓明は作業工程図、 である。図において ■はウェーハ、 ２はメモリチップ、３はダイ
シングライン、１１は基板、 １２は単結晶層、 １３．２３．２７は絶縁層
、２Ｉ、２５は導体パターン、２２．２６は端子、をそ
れぞれ表す。 （１２）匁−ハの平面図
図、 第２図はメモリチップの層構成を説明するための図、 −第２図（ａｌはウェーハの平面図、 第２図（ｂ）はメモリチップの拡大断面側面図、第３図
は従来のメモリチップ形成方法を示す断面図、 第４図は窓明は作業工程図、 である。図において ■はウェーハ、 ２はメモリチップ、３はダイ
シングライン、１１は基板、 １２は単結晶層、 １３．２３．２７は絶縁層
、２Ｉ、２５は導体パターン、２２．２６は端子、をそ
れぞれ表す。 （１２）匁−ハの平面図
Claims (1)
- 【特許請求の範囲】 ウェーハ（１）上にバブルメモリチップ（２）を形成す
るに際し、 ボンディングパッド等の端子部（２２）の上に被着され
ている絶縁層（２３および２７）と、 隣接チップとの間に設けたダイシングライン（３）の上
に被着されている該絶縁層（１３、２３、および２７）
とを、 同時に除去することを特徴とするバブルメモリチップ形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200971A JPS6260185A (ja) | 1985-09-11 | 1985-09-11 | バブルメモリチツプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200971A JPS6260185A (ja) | 1985-09-11 | 1985-09-11 | バブルメモリチツプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260185A true JPS6260185A (ja) | 1987-03-16 |
Family
ID=16433362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200971A Pending JPS6260185A (ja) | 1985-09-11 | 1985-09-11 | バブルメモリチツプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321851A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 入力断検出回路およびこれを備えた信号出力装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196682A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | 磁気バブルメモリ素子及びその製造方法 |
-
1985
- 1985-09-11 JP JP60200971A patent/JPS6260185A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196682A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | 磁気バブルメモリ素子及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321851A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 入力断検出回路およびこれを備えた信号出力装置 |
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