JPS626463A - クロツク再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル符号を記録再生する際のクロック
再生回路に関するものである。

従来の技術 ディジタル符号化されたデータを記録媒体に記録し、再
生する場合、変調されたデータをピークシフト、ジッタ
等の影響を受けずに正しく復調するためのクロック再生
が必要である。変調方式がＦＭ変調のようなりロック再
生機能の優れた方式を用いる場合は、クロック再生回路
としても、ＰＬＬ（７エーズΦロツクｅループ）回路を
用いて比較的単純な構成で所期の性能を得ることができ
る。

しかし、昨今のように高密度記録の要求が高まると、用
いられる変調方式も複雑なアルゴリズムを採用した高密
度変調方式へと変化する傾向にある。この場合の高密度
変調方式は、最短記録波長を長くできる代シに帯域幅を
広くとるため、記録信号のパルス幅間隔は何種類も現わ
れる。当然ながらこのような変調方式で記録された信号
を再生する場合、複数のパルス幅の組合わせによって生
じるパターンピークシフトも、従来の変調方式の場合に
比べ増加し、クロック再生を困難な物にしている。更に
再生信号をクロック再生されたパルスによって正しく復
調できるためのウィンド幅も、従来の変調方式に比べ、
相対的に小さい傾向がある。

従って高密度変調方式を用いた場合、クロック再生回路
に要求される性能は従来に比べ厳しいと言える。

第３図に従来のクロック再生回路の一例を示す。

同図で３０１は再生パルス信号入力端子、３０２はエツ
ジ検出回路、３０３は整流回路、３０４は電圧制御発振
１Ｖｃｏ、３０５はＰＬＬ回路、３０８は位相比較回路
、３０７はローパスフィルタ、３０８は電圧制御発振器
ＶＣ０，３０９はフリップフロップ、３１０は再生パル
ス信号出力端子、３１１は再生クロック出力端子である
。以上のように構成された従来のクロック再生回路では
、端子３０１に入力された再生パルス信号の立上り。

立下シのエツジをエツジ検出回路３０２で検出し、整流
回路３０３で平滑化する。ＶＣＯ３０４は自走周波数が
再生クロック周波数付近に設定され、ドロップアウトに
よって再生パルス信号のエツジが検出されない時は、自
走周波数のクロックを出力する。また制御入力機能によ
って再生パルス信号の周波数が上下すれば、ＶＣＯ３０
４の発振周波数も追従する。ＰＬＬ回路３０５では先ず
入力信号とｖｃｏａｏａの出力信号の位相を位相比較回
路３０６で行ない誤差出力をローパスフィルタ３０７で
積分する。帯域制限された誤差電圧はＶＣ０３０８を駆
動し、その出力が入力信号に追従するよう位相制御が行
なわれるという極めて一般的な構成をとる。

クロック再生されたＰ　Ｌ　Ｌ　３０５の出力クロック
は７リツグ２０ツブ３０９において再生パルス信号をラ
ッチし、データとクロックの同期が行なわれる。端子３
１０及び３１１に出力された再生パルスデータ信号とク
ロック信号によって、以降図示しないがブロック同期の
検出及び復調の操作が行なわれる。

発明が解決しようとする問題点 しかしながら上記に述べた従来の構成のクロック再生回
路では、高密度変調方式を用いた場合、複数の周波数か
ら成るパターンの組合わせによるパターンピークシフト
の発生、入力周波数の帯域幅の広さによる応答特性の悪
化、復調のだめのウィンド幅の低下によるノイズジッタ
等に対するマージンの低下に対して十分な対応ができな
い・このような入力信号の変化に対して完全に追従する
ような応答特性をローパスフィルタに求めるのは困難で
あり、逆に応答性能を上げすぎると外乱等の影響を受は
不安定になる。

また、一般的にデータをブロック化し、ブロック単位で
誤り訂正等の信号処理を効率的に行なうために、ブロッ
クの先頭に特定のパターンから成るブロック同期符号を
設ける。このブロック同期部分にドロップアウトが発生
したり、ピークシフトやジッタによって再生クロックの
ミッシングが発生するとそのブロックの全データはビッ
ト同期がとれないため、エラーとして棄却しなければな
らない。従って同期部分のクロック再生のミスは被害が
大きく、ピークシフト等に対しその影響を出来るだけ小
さくしたクロック再生が望まれるが、従来の方式ではこ
の点への配慮がなされていなかった。

本発明はかかる点に鑑み、ピークシフトの発生や、ノイ
ズジッタ等に対し、従来の方式に比ベラインドマージン
の向上を目的としたクロック再生回路を提供する事を目
的とする。

問題点を解決するための手段 本発明は、ＰＬＬ回路の出力クロックから位相の異なる
複数のクロックを生成する手段と、前記各クロックによ
って再生パルスデータ信号を読み込み、ブロック同期パ
ターンを検出する手段と、ブロック同期パターンが検出
された位相のクロックを再生クロックとして選択する手
段を備えたクロック再生回路である。

作　　用 本発明は前記の構成により、ＰＬＬ回路で得らまた再生
クロックから、ピークシフト等の影響を受けたブロック
同期パターンを読み取れる最適な位相のクロックを再生
クロックとして選択することによってブロック同期パタ
ーンの検出能力及びデータ部分のクロック再生能力を向
上させ、結果として誤り率の向上に寄与する。

実施例 第１図は本発明の一実施例におけるクロック再生回路の
構成図を示すものである。第１図において、１０１は再
生パルス信号入力端子、１０２はエツジ検出回路、１０
３は整流回路、１０４はＶＣＯ１１０６はＰＬＬ回路、
１０６は入力パルスをτ１だけ遅延させるディレー回路
、１０７はインバータ、１０８は入力パルスをτ２だけ
遅延させるディレー回路、１０９　、１１０　、１２０
はシリアル人力シリアル出力及びパラレル出力も有する
シフトレジスタ、１１２，１１３，１１４はビットパタ
ーンの照合を行なうコンパレータ、１１６は検出された
ブロック同期パターン（ＳＹＮＣ）の結果に従って最適
な位相のクロックを選択する制御回路、１１６，１１７
はセレクタ、１１８゜１１９．１２０は順に再生クロッ
ク、再生パルスデータ信号、検出ブロック同期パターン
出力端子である。

第２図は第１図に示した実施例の動作を示す波形図であ
る。

次に本発明の一実施例の動作を説明する。端子１０１か
ら入力された再生パルス信号は、従来技術の項で述べた
と同様にエツジ検出回路１０２で立上り、立下りのエツ
ジを検出し、整流回路１０４で検波整流し、ＶＣＯ１０
４の制御入力に加えられる。更にＰＬＬ回路１０６で入
力信号の変化に追従したクロック出力が得られる。一方
再生信号は記録再生特性が帯域制限を受けるため、パタ
ーンピークシフトを含み更にノイズジッタが重畳され本
来のパルス間隔が変化する。第２図（、）に示すブロッ
ク同期パターンの一例は１０１０１０００”の８ビツト
から構成される。しかし記録媒体のピークシフトのため
、磁気記録では同図（ｂ）に示す再生波形が得られ、短
波長から長波長へ変化する情報点のピークがずれる。第
２図（イ）〜（ホ）はピークシフトを起こしたブロック
同期パターンの一部と第１図に示す実施例の各部の動作
波形を示すものである。第２図（ロ）に示すクロックφ
１はディレー回路１０６でＰＬＬ回路１０５の出力クロ
ックをτ１だけ遅延されたもので、（ハ）に示すクロッ
クφ２はインバーター０７でＰＬＬ回路１０５の出力ク
ロックを支転したもので、に）に示すクロックφ３はイ
ンバーター０７の出力を東にて２だけ遅延したものであ
る。ここでり０７り周期をＴとするとＴ＝τ１急τ２　
に設定されクロックφ２に対しクロックφ　、φ　はそ
れぞれ位相がτ２進んだり、遅れたクロックとなる。再
生パルス信号はシフトレジスター０９，１１０，１１１
に入力され、クロックφ１．φ２．φ３で読み込まれる
。第２図（イ）の破線及び矢印で示したピークシフトを
含む区間は、本来クロックφ２で読むとレベル“１”の
部分が３ケのクロックに対応すべき部分が４ケのクロッ
クに対応する長さに変化している。しかしクロックφ　
で読むと３ケである。即ちクロックφ２から見ると±ｉ
のウィンドマージンかクロックφ３によって更にτ２増
加した事になる。シフトレジスタ１０９，１１０，１１
１の各パラレル出力はコンパレータ１１２，１１３，１
１４で予じめ設定されであるブロック同期パターンとの
ピント照合が行なわれ、一致出力が５ＹＮＣとして制御
回路１１６に入力される。制御回路１１６では検出され
た５ＹＮＣに対応する位相のクロックを選択すべくセレ
クタ１１６及び１１７で再生クロック及び同期したデー
タの選択を行ない端子１１８，１１９に出力する。更に
対応した５ＹＮＣ自体も選択し、端子１２０に出力する
。制御回路１１６の論理としてはピークシフトがなく、
クロックφ１．φ２゜φ３の何れによっても５ＹＮＣが
検出される時、及びクロックφ　φ　かクロックφ２φ
３の２者によって５ＹＮＣが検出された時は、最もウィ
ンドマージンの大きいφ２を選択し、それ以外の時は検
出された５ＹＮＣに対応するクロックを選択する。

以上述べた最適位相のクロックを選択する事によって、
ディジタルデータ列の中で、検出ミスを生じると被害の
大きいブロック同期パターンの検出能力を向上させるこ
とができ、ピークシフト。

ノイズジッタや２次歪みの影響を軽減した再生クロック
を得る事ができる。

発明の効果 以上説明したように、本発明によれば、高密度変調方式
を用いた場合においても、ブロック同期パターンを検出
する際のクロックのウィンドマージンを増大させ、結果
的には誤シ率の低下による装置の信頼性向上に寄与し、
その効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例であるクロック再生回路の構
成図、第２図は同実施例の動作波形図、第３図は従来の
クロック再生回路の構成図である。 １０６・・・・・・ＰＬＬ回路、１０８・・・・・・デ
ィレー回路、１ｏ７・・・・・・インバータ、１ｏ８・
・・・・・ディレー回路、１０９，１１０，１１１・・
・・・・シフトレジスタ、１１２，１１３，１１４・・
・・・コンパレータ、１１６・・・・・・制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｃｌ
Ｏ■　　　　　　　　　　　０ Ｎ−Ｎ　　　　　　　　　　　　　外 筒　３　図

Claims (1)

【特許請求の範囲】
1. 記録媒体から再生されたブロック化されたディジタル信
   号列の時間軸変化に追従するＰＬＬ回路の出力クロック
   から複数の位相のクロックを生成する手段と、前記複数
   の位相のクロックによって前記ディジタル信号列を一旦
   蓄積するシフトレジスタと、前記シフトレジスタ出力か
   らブロック同期パターンの検出を行なうコンパレータと
   、ブロック同期パターンの検出結果に基づいて前記複数
   の位相のクロックから再生クロックを選択する手段とを
   備えてなるクロック再生回路。