JPS6266341A - Ｃｐｕの暴走検出回路 - Google Patents
Ｃｐｕの暴走検出回路Info
- Publication number
- JPS6266341A JPS6266341A JP60207412A JP20741285A JPS6266341A JP S6266341 A JPS6266341 A JP S6266341A JP 60207412 A JP60207412 A JP 60207412A JP 20741285 A JP20741285 A JP 20741285A JP S6266341 A JPS6266341 A JP S6266341A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- signal
- circuit
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はＣＰＵを使用して電気回路をコントロールする
装置に関するものである。
装置に関するものである。
（発明の背景〕
ＣＰＵを用いてモーター等の負荷をコントロールする装
置はプログラムによってドライバー回路等を０Ｎ１０Ｆ
Ｆ しているため、ノイズや信号観測時の回路のショー
ト等によりＣＰＵを暴走させてしまうと、モーター等が
回りっばなしになったりして装置をこわすなどの欠点が
あった。
置はプログラムによってドライバー回路等を０Ｎ１０Ｆ
Ｆ しているため、ノイズや信号観測時の回路のショー
ト等によりＣＰＵを暴走させてしまうと、モーター等が
回りっばなしになったりして装置をこわすなどの欠点が
あった。
（発明の目的）
本発明はこれらの欠点を解決し、万が−Ｃｐｕが暴走し
ても装置としての致命的な問題点を出さないための暴走
検出回路を得ることを目的とする。
ても装置としての致命的な問題点を出さないための暴走
検出回路を得ることを目的とする。
（発明の概要）
本発明は被制御装置９の制御を行な５ ＣＰＵ１に周期
的な割込信号を出力する割込信号出力回路２を設けると
共に、前記ＣＰＵが前記割込信号に対応して少くとも一
つのコントロール信号を発生するようになし−（第２図
のフローチャート参照）、前記コントロール信号によっ
て前記割込信号発生回路の出力信号の周期よりも長い所
定時間、所定のレベルを維持する警報信号Ｓ４を出力す
る警報信号発生回路（３，４，５）を設け、前記警報信
号が前記所定のレベルであるか否かによって前記ＣＰＵ
が暴走しているか否かを検出することを特徴とするＣＰ
Ｕの暴走検出回路である。
的な割込信号を出力する割込信号出力回路２を設けると
共に、前記ＣＰＵが前記割込信号に対応して少くとも一
つのコントロール信号を発生するようになし−（第２図
のフローチャート参照）、前記コントロール信号によっ
て前記割込信号発生回路の出力信号の周期よりも長い所
定時間、所定のレベルを維持する警報信号Ｓ４を出力す
る警報信号発生回路（３，４，５）を設け、前記警報信
号が前記所定のレベルであるか否かによって前記ＣＰＵ
が暴走しているか否かを検出することを特徴とするＣＰ
Ｕの暴走検出回路である。
（実施例）
第１図は本発明の一実施例のブロック図であって、ＣＰ
Ｕ１によってモータ９の回転制御を行なう場合を例とし
て示しである。
Ｕ１によってモータ９の回転制御を行なう場合を例とし
て示しである。
ＣＰＵ１ （割込みの入力を専用ＬＳＩによって行なう
場合はこれを含む）の割込入力端子には例えば１００
Ｈｚ のクロックパルスを出力する発振器２が接続さ
れている。ＣＰＵ１のアドレスバスにはアドレスデコー
ダ３が接続され、アドレスデコーダ３の出力端子の一つ
はフリップフロップ４０セツト端子Ｓに接続され、他の
一つはフリップフロップ４のリセット端子Ｒに接続され
、さらに他の一つはＤフリップフロップのクロック端子
ＣＫに接続されている。フリップフロップ４の出力端子
はリドリガーのモノマルチ５の入力端子に接続されてい
る。モノマルチ５は入力端子に生じたパルスによって所
定パルス巾Ｔのパルスを出力する。このパルス巾Ｔは、
発振器２から出力されるクロックパルスの周期Ｔ１との
間で’ｒ、＜Ｔ＜２ＴＩなる関係にある。モノマルチ５
の出力端子は３ステ一ト回路７の制御端子に接続されて
いる。
場合はこれを含む）の割込入力端子には例えば１００
Ｈｚ のクロックパルスを出力する発振器２が接続さ
れている。ＣＰＵ１のアドレスバスにはアドレスデコー
ダ３が接続され、アドレスデコーダ３の出力端子の一つ
はフリップフロップ４０セツト端子Ｓに接続され、他の
一つはフリップフロップ４のリセット端子Ｒに接続され
、さらに他の一つはＤフリップフロップのクロック端子
ＣＫに接続されている。フリップフロップ４の出力端子
はリドリガーのモノマルチ５の入力端子に接続されてい
る。モノマルチ５は入力端子に生じたパルスによって所
定パルス巾Ｔのパルスを出力する。このパルス巾Ｔは、
発振器２から出力されるクロックパルスの周期Ｔ１との
間で’ｒ、＜Ｔ＜２ＴＩなる関係にある。モノマルチ５
の出力端子は３ステ一ト回路７の制御端子に接続されて
いる。
ＣＰＵ１のデータバスにはＤフリップフロップ６のＤ端
子に接続され、Ｄフリップフロップ６の出力端子は３ス
テ一ト回路７０入力端子に接続されている。３ステ一ト
回路７は出力端子がプルダウンされており、制御端子が
ハイレベルの間口−インピーダンスであって、入力端子
のハイレベル信号（モータ回転命令）を出力端子に伝達
し、制御端子がローレベルになるとハイインピーダンス
となって、入力端子のハイレベル信号が出力端子に伝達
されることを阻止する。３ステ一ト回路７の出力端子は
駆動回路８の入力端子に接続され、駆動回路８の出力端
子はモータ９に接続されている。
子に接続され、Ｄフリップフロップ６の出力端子は３ス
テ一ト回路７０入力端子に接続されている。３ステ一ト
回路７は出力端子がプルダウンされており、制御端子が
ハイレベルの間口−インピーダンスであって、入力端子
のハイレベル信号（モータ回転命令）を出力端子に伝達
し、制御端子がローレベルになるとハイインピーダンス
となって、入力端子のハイレベル信号が出力端子に伝達
されることを阻止する。３ステ一ト回路７の出力端子は
駆動回路８の入力端子に接続され、駆動回路８の出力端
子はモータ９に接続されている。
この回路の動作を以下ＣＰＵ１のフローチャートを示す
第２図及び回路のタイムチャートである第３図を参照し
つつ説明する。
第２図及び回路のタイムチャートである第３図を参照し
つつ説明する。
（１） 発振器２により１００ Ｈｚ のパルス（
第３図（ａ））がＣＰＵ１の割込入力端子に入力すると
、ＣＰＵ１は１０ｍ５ 毎に割込みをかけられる（第
２図のステップ２０）。なお、ステップ２０の割込の飛
び先とは発振器２からのパルスでＣＰＵ１へ割込みが入
った場合の飛び先である。
第３図（ａ））がＣＰＵ１の割込入力端子に入力すると
、ＣＰＵ１は１０ｍ５ 毎に割込みをかけられる（第
２図のステップ２０）。なお、ステップ２０の割込の飛
び先とは発振器２からのパルスでＣＰＵ１へ割込みが入
った場合の飛び先である。
（ＩＩ）割込みが入るとＣＰＵ１はプログラムにより制
御されてアドレスデコーダ３にコントロール信号を出力
する（例えば所定のアドレスに対してＯＵＴ命令を行な
う）。
御されてアドレスデコーダ３にコントロール信号を出力
する（例えば所定のアドレスに対してＯＵＴ命令を行な
う）。
すなわちまず、アドレスデコーダ３からフリップフロッ
プ４をセットするだめの信号Ｓ１（第３図（ｂ））が出
力されるようにコントロール信号を出力しくステップ２
１〕、引き続いてアドレスデコーダ３がらフリップフロ
ップ４をリセットするための信号Ｓ２ （第３図（ｂ）
〕が出力されるようにコントロール信号を出力する（ス
テップ２２）。
プ４をセットするだめの信号Ｓ１（第３図（ｂ））が出
力されるようにコントロール信号を出力しくステップ２
１〕、引き続いてアドレスデコーダ３がらフリップフロ
ップ４をリセットするための信号Ｓ２ （第３図（ｂ）
〕が出力されるようにコントロール信号を出力する（ス
テップ２２）。
０１１）従って、フリップフロップ４から発振器２のク
ロックパルスに同期してパルスＳ３が出力される（第３
図（Ｃ））。
ロックパルスに同期してパルスＳ３が出力される（第３
図（Ｃ））。
４ψ パルスＳ、を入力するリドリガーのモノマルチ５
からはパルスＳ３の立上りによって前述したパルス巾の
パルスＳ４が警報信号として出力される（第３図（ｄ）
）。
からはパルスＳ３の立上りによって前述したパルス巾の
パルスＳ４が警報信号として出力される（第３図（ｄ）
）。
（ｖ）パルスＳ４の出力によって３ステ一ト回路７はロ
ーインピーダンスすなわち、Ｄフリップフロップ６の出
力信号が伝達される状態になる。そして、モノマルチ５
から出力されるパルスＳ４のパルス巾Ｔは、発振器２の
クロックパルスの周期Ｔ、に対して上述した如くＴ、〈
Ｔ〈２Ｔ１の関係にあるから、ＣＰＵ１が正常に作動し
、発振器２からの割込みを受入れる状態にある場合には
３ステ一ト回路７は常にローインピーダンスの状態にあ
る。
ーインピーダンスすなわち、Ｄフリップフロップ６の出
力信号が伝達される状態になる。そして、モノマルチ５
から出力されるパルスＳ４のパルス巾Ｔは、発振器２の
クロックパルスの周期Ｔ、に対して上述した如くＴ、〈
Ｔ〈２Ｔ１の関係にあるから、ＣＰＵ１が正常に作動し
、発振器２からの割込みを受入れる状態にある場合には
３ステ一ト回路７は常にローインピーダンスの状態にあ
る。
すなわち、第３図において、割込信号が時刻ｔ、で生じ
、時刻ｔ２で信号Ｓ１が生ずるとフリップフロップ４は
セットされ、モノマルチ５はハイレベルになり、時刻ｔ
３で信号Ｓ２が生ずるとフリップフロップ４はリセット
される。モノマルチ５は１．５Ｔ１時間後の時刻ｔ、で
ローレベルになるはずであるが、その前の時刻ｔ４で同
上の如くフリップフロップ４がセットされるので、リド
リガー機能によって新たなパルス５４−２が生じている
から、ハイレベルを維持している。
、時刻ｔ２で信号Ｓ１が生ずるとフリップフロップ４は
セットされ、モノマルチ５はハイレベルになり、時刻ｔ
３で信号Ｓ２が生ずるとフリップフロップ４はリセット
される。モノマルチ５は１．５Ｔ１時間後の時刻ｔ、で
ローレベルになるはずであるが、その前の時刻ｔ４で同
上の如くフリップフロップ４がセットされるので、リド
リガー機能によって新たなパルス５４−２が生じている
から、ハイレベルを維持している。
■ もしＣＰＵ１が暴走すると、上述の（１１）、（ｉ
ｉｆｌの動作が行なわれなくなるため、モノマルチ５か
らのパルスＳ４は消滅し、３ステ一ト回路７はハイイン
ピーダンスになる。すなわち、第３図の時刻ｔ６でフリ
ップフロップ４がセットされ、時刻ｔ、でリセットされ
た後再びセットされないから、パルスＳ４はフリップフ
ロップ４が最後にセットされた時刻ｔ６から１．５Ｔ、
時間後の時刻ｔ８でローレベルになる。
ｉｆｌの動作が行なわれなくなるため、モノマルチ５か
らのパルスＳ４は消滅し、３ステ一ト回路７はハイイン
ピーダンスになる。すなわち、第３図の時刻ｔ６でフリ
ップフロップ４がセットされ、時刻ｔ、でリセットされ
た後再びセットされないから、パルスＳ４はフリップフ
ロップ４が最後にセットされた時刻ｔ６から１．５Ｔ、
時間後の時刻ｔ８でローレベルになる。
暴走検出回路はこのような構成であるから、モータ９を
駆動するためにｃｐｕｌからＤフリップフロップ６に対
するＯＵＴ命令が実行されると、ＣＰＵ１は、デコーダ
３がＤフリップフロップ６のクロック端子ＣＫに同期信
号Ｓ、を入力せしめるためのコントロール信号を出力す
ると同時に、データバスにモータ９の回転命令信号Ｓ６
を出力し、その結果、回転命令信号Ｓ６が同期信号Ｓ、
に同期してＤフリップフロップ６に記憶される。この回
転命令信号Ｓ６は３ステ一ト回路７を通ってモータ駆動
回路８に伝達され、モータ９が回転する。ＣＰＵ１が暴
走して、回転命令信号Ｓ６がＤフリップフロップ６から
出つ放しになっても、３ステ一ト回路７がすみやかに）
１イインピーダンスになるのでモータ９は停止する。
駆動するためにｃｐｕｌからＤフリップフロップ６に対
するＯＵＴ命令が実行されると、ＣＰＵ１は、デコーダ
３がＤフリップフロップ６のクロック端子ＣＫに同期信
号Ｓ、を入力せしめるためのコントロール信号を出力す
ると同時に、データバスにモータ９の回転命令信号Ｓ６
を出力し、その結果、回転命令信号Ｓ６が同期信号Ｓ、
に同期してＤフリップフロップ６に記憶される。この回
転命令信号Ｓ６は３ステ一ト回路７を通ってモータ駆動
回路８に伝達され、モータ９が回転する。ＣＰＵ１が暴
走して、回転命令信号Ｓ６がＤフリップフロップ６から
出つ放しになっても、３ステ一ト回路７がすみやかに）
１イインピーダンスになるのでモータ９は停止する。
なお、以上の実施例は、本発明の暴走検出回路をＣＰＵ
１によってモータ９を駆動する回路に用いたものであっ
たが、モノマルチ５からのパルスによって例えば表示素
子を点灯するようになせば、表示素子の消灯によってＣ
ＰＵ１の暴走を知ることができる。
１によってモータ９を駆動する回路に用いたものであっ
たが、モノマルチ５からのパルスによって例えば表示素
子を点灯するようになせば、表示素子の消灯によってＣ
ＰＵ１の暴走を知ることができる。
さらに、アドレスデコーダ３から出力される信号Ｓ１、
Ｓ２は、３つ以上の信号であっても構わない。この場合
にも、これらの信号の組み合わせによって警報信号＄４
を発生させるようになせば良い。
Ｓ２は、３つ以上の信号であっても構わない。この場合
にも、これらの信号の組み合わせによって警報信号＄４
を発生させるようになせば良い。
また、発振器２からのパルスに応答した出力を行うとい
う面を考えると、ＣＰＵ１のリセット時の状態と同じ状
態をＣＰＵ１の暴走時に作ることができる。たとえば、
前述の実施例において３ステ一ト回路７とドライバー８
との間にＤ−Ａコンバーターを接続した場合、Ｄ−Ａコ
ンバーターの人力を適当な値になる様にプルアップ、又
はプルダウンするととで、ＣＰＵ１が暴走した場合に負
荷をリセット時と同じ状態にする事ができる。
う面を考えると、ＣＰＵ１のリセット時の状態と同じ状
態をＣＰＵ１の暴走時に作ることができる。たとえば、
前述の実施例において３ステ一ト回路７とドライバー８
との間にＤ−Ａコンバーターを接続した場合、Ｄ−Ａコ
ンバーターの人力を適当な値になる様にプルアップ、又
はプルダウンするととで、ＣＰＵ１が暴走した場合に負
荷をリセット時と同じ状態にする事ができる。
（発明の効果）
以上のように本発明によれば、プログラムでシステムを
コントロールしている場合などもしも何らかの理由でＣ
ＰＵが暴走してしまった場合にすみやかに警告を行なう
ことができ、さらにオペレータが暴走に気付く前に電気
的（プログラムによらず〕にモータ等の負荷を停止させ
る事もでき、装置を破壊してしまったり、人災におよぶ
ことをすみやかに防ぐ様にすることができる。
コントロールしている場合などもしも何らかの理由でＣ
ＰＵが暴走してしまった場合にすみやかに警告を行なう
ことができ、さらにオペレータが暴走に気付く前に電気
的（プログラムによらず〕にモータ等の負荷を停止させ
る事もでき、装置を破壊してしまったり、人災におよぶ
ことをすみやかに防ぐ様にすることができる。
第１図は本発明の一実施例のブロック図、第２図は、Ｃ
ＰＵの暴走検出を行なう場合に必要なＣＰＵのプログラ
ムのフローチャート、第３図は、回路の動作を説明する
ためのタイムチャートである。 （主要部分の符号の説明） １ ・・・・・・ＣＰＵ ２・・・・・・発振器 ３・・・・・・アドレスデコーダ ４・・・・・ＲＳフリップフロップ ５・・・・・リドリガーのモノマルチ 出願人 二 日本光学工業株式会社 株式会社 ライト製作所 第ｊ図
ＰＵの暴走検出を行なう場合に必要なＣＰＵのプログラ
ムのフローチャート、第３図は、回路の動作を説明する
ためのタイムチャートである。 （主要部分の符号の説明） １ ・・・・・・ＣＰＵ ２・・・・・・発振器 ３・・・・・・アドレスデコーダ ４・・・・・ＲＳフリップフロップ ５・・・・・リドリガーのモノマルチ 出願人 二 日本光学工業株式会社 株式会社 ライト製作所 第ｊ図
Claims (1)
- 被制御装置の制御を行なうＣＰＵに周期的な割込信号
を出力する割込信号出力回路を設けると共に、前記ＣＰ
Ｕが前記割込信号に対応して少くとも一つのコントロー
ル信号を発生するようになし、前記コントロール信号に
よつて前記割込信号発生回路の出力信号の周期よりも長
い所定時間、所定のレベルを維持する警報信号を出力す
る警報信号発生回路を設け、前記警報信号が前記所定の
レベルであるか否かによつて前記ＣＰＵが暴走している
か否かを検出することを特徴とするＣＰＵの暴走検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207412A JPS6266341A (ja) | 1985-09-19 | 1985-09-19 | Ｃｐｕの暴走検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207412A JPS6266341A (ja) | 1985-09-19 | 1985-09-19 | Ｃｐｕの暴走検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266341A true JPS6266341A (ja) | 1987-03-25 |
Family
ID=16539313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207412A Pending JPS6266341A (ja) | 1985-09-19 | 1985-09-19 | Ｃｐｕの暴走検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266341A (ja) |
-
1985
- 1985-09-19 JP JP60207412A patent/JPS6266341A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1724915B1 (en) | Independent safety processor for disabling the operation of high power devices | |
| KR970071268A (ko) | 전자제어장치용 감시시스템 | |
| JPS58201154A (ja) | アンチスキッド制御装置用マイクロコンピュータのモード監視制御装置 | |
| JPS6266341A (ja) | Ｃｐｕの暴走検出回路 | |
| JP2008276360A (ja) | 電子制御装置 | |
| JP3724034B2 (ja) | 生産設備用制御回路 | |
| JP2821034B2 (ja) | インバータ | |
| JP2758324B2 (ja) | エンコーダ | |
| JPH0273451A (ja) | 制御装置 | |
| JPH0378402A (ja) | 電動車両の発進制御装置 | |
| JPH03188515A (ja) | ソフト電源オフシステム | |
| KR0133014Y1 (ko) | 제어장치의 이상상태감시장치 | |
| JP2860817B2 (ja) | Ｐｗｍ制御装置 | |
| JPH0681039U (ja) | ウォッチドック回路の診断装置 | |
| JPS6213153Y2 (ja) | ||
| JPH0418044Y2 (ja) | ||
| JPS63204336A (ja) | 誤動作防止方法 | |
| JPH04359696A (ja) | インバータ装置及びインバータ装置の運転方法 | |
| JPH01124035A (ja) | 出力データ制御装置 | |
| JPH0751430B2 (ja) | エレベ−タの制御装置 | |
| JPH0385651A (ja) | 入出力インタフェース部における接続状態確認装置 | |
| JPS6347280A (ja) | エレベ−タ−制御装置 | |
| JPS63237101A (ja) | クロツク動作装置 | |
| JPH05324407A (ja) | Ｃｐｕ監視方式 | |
| KR960017353A (ko) | 폭주검지회로의 진단회로 |