JPH0719187B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、システム全体をリセットするシステムリセッ
ト信号と所定のリセット要因によるリセット信号とによ
ってリセットされる論理回路に関するものである。

（従来の技術） 従来、このような分野の技術として特開昭58−221421号
公報等に記載されるものがあった。

第２図は、論理回路の一種である従来の１チップマイク
ロコンピュータの一構成例を示すブロック図である。

１チップマイクロコンピュータ１には、システム全体を
リセットするシステムリセット信号を入力するリセット
入力端子２が設けられている。このシステムリセット信
号は、インバータ３及びオアゲート５を介してタイミン
グコントローラ６、レジスタ７、ポート８、及びLCD
（液晶）ドライバ９等の各論理ブロックに入力されてい
る。暴走検出回路４は、プログラムが暴走したか否かを
検出する回路である。この暴走検出回路４には、命令レ
ジスタ11からの命令を解読（デコード）する命令コード
10からの信号が入力されている。暴走検出回路４でプロ
グラムの暴走が検出されると、リセット信号が発生し、
このリセット信号が、システムリセット信号と同様に、
オアゲート５を介してタイミングコントローラ６、レジ
スタ７、ポート８、及びLCDドライバ９等の論理ブロッ
クに入力されている。

以上のように構成されるマイクロコンピュータの動作
を、第３図のタイミングチャートを用いて説明する。

リセット入力端子２からシステムリセット信号が入力す
ると、インバータ３及びオアゲーと５を介してタイミン
グコントローラ６、レジスタ７、ポート８及びLCDドラ
イバ９等の論理ブロックにシステムリセット信号が入力
され、各論理ブロックがリセットされる。

システムリセット後、通常動作に入り、所定のプログラ
ムが実行されると、命令レジスタ11に順次命令がセット
され、命令デコーダ10によってこの命令がデコードされ
る。

一方、命令レジスタ11からは、命令デコーダ10を介して
一定周期で、タイミング信号が出力される。暴走検出回
路４は、前記タイミング信号を検出し、そのタイミング
信号が一定周期で入力している場合、プログラムが正常
動作していると判断する。しかし、プログラムが暴走を
開始（時点）して無限ループ等に入ると、命令レジス
タ11から暴走検出回路４へタイミング信号が出力されな
くなる。そのため、暴走検出回路４は、暴走動作してい
ると判定し（時点）、リセット信号を出力する。この
リセット信号は、オアゲート５を介してタイミングコン
トローラ６、レジスタ７、ポート８及びLCDドライバ９
等の論理ブロックに入力され、これら論理ブロックがリ
セットされる。

（発明が解決しようとする問題点） しかしながら、従来のマイクロコンピュータでは、プロ
グラムの読み出し、デコード及び実行を制御するタイミ
ングコントローラ６、レジスタ７、命令デコーダ10及び
命令レジスタ11等の論理ブロックの誤動作によってプロ
グラムが暴走した場合、それが暴走検出回路４で検出さ
れてリセット信号が出力され、システムリセット信号の
場合と同様、図示しない入出力機器を制御しているポー
ト８及びLCDドライバ９等を含めたすべての論理ブロッ
クがリセットされ、それらのポート８及びLCDドライバ
９等と入出力機器との同期がとれなくなるという問題点
があった。

即ち、論理ブロックのうちLCDドライバ９やFLT（蛍光表
示管）ドライバ等の表示素子用ドライバがリセットされ
ると、表示のデューティ比が変化したり、表示のスキャ
ン出力が停止したりするため、表示が消えたり、誤点灯
したりする。特にLCDドライバ９の場合は、LCDに直流成
分が印加されてしまう。また、入出力ポート８の場合、
端子の入出力モードを設定するための論理ブロックがリ
セットされると、入力モードとして使用していた端子が
出力モードにリセットされ、データが衝突し、過大な電
流が流れる場合がある。

さらに、他のマイクロコンピュータ等とデータの転送を
行いながら動作しているような場合、暴走検出回路４か
らのリセット信号によってすべての論理ブロックがリセ
ットされてしまうと、そのマイクロコンピュータとの同
期がとれなくなり、データ転送を誤ってしまう。

本発明は、前記従来技術が持っていた問題点として、プ
ログラムの暴走の停止、回復のための論理回路全体のリ
セットによって生ずる入出力機器等への影響を回避する
という点について解決した論理回路を提供するものであ
る。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、論理回路にお
いて、入出力機器を制御する第１の論理ブロックと、プ
ログラムの読み出し、デコード及び実行を制御しかつ前
記第１の論理ブロックを制御する第２の論理ブロック
と、前記第２の論理ブロックの誤動作により発生する前
記プログラムの暴走を検出し、その検出結果に基づいて
前記第２の論理ブロックをリセットするためのプログラ
ム暴走リセット信号を前記第２の論理ブロックに与える
暴走検出回路と、電源投入時に前記第１及び第２の論理
ブロックをリセットするためのシステムリセット信号が
与えられるシステムリセット端子とを、備えている。

（作用） 本発明によれば、以上のように論理回路を構成したの
で、電源投入時にシステムリセット信号がシステムリセ
ット端子に入力されると、第１及び第２の論理ブロック
がリセットされ、通常動作へ移行する。通常動作中、例
えば、第２の論理ブロックの誤動作によってプログラム
が暴走した場合、それが暴走検出回路で検出されて該暴
走検出回路からプログラム暴走リセット信号が出力され
る。プログラム暴走リセット信号が出力されると、第２
の論理ブロックがリセットされ、実行途中のプログラム
の実行が止る。この時、第１の論理ブロックはリセット
されないので、その第１の論理ブロックによって制御さ
れる入出力機器と該第１の論理ブロックとの同期等がと
れる。従って、前記問題点を除去できるものである。

（実施例） 第１図は、本発明の一実施例を示す論理回路の構成ブロ
ック図である。この論理回路は、従来の第２図と同様に
１チップマイクロコンピュータであり、第２図中の要素
と共通の要素には共通の符号が付されている。

１チップマイクロコンピュータ１には、システム全体を
リセットするためのシステムリセット信号を入力するシ
ステムリセット端子（即ち、リセット入力端子）２が設
けられている。このシステムリセット信号は、インバー
タ３によって増幅され、オアゲート５に入力されると共
に、ポート８及びLCDドライバ９等の第１の論理ブロッ
クに入力される。この第１の論理ブロックは、図示しな
いLCD等の入出力機器を制御する機能を有している。

暴走検出回路４はタイミングコントローラ６、レジスタ
７、命令デコーダ10及び命令レジスタ11等の第２の論理
ブロック等の誤動作によって発生するブロックの暴走を
検出し、プログラム暴走リセット信号を発生する回路で
ある。第２の論理ブロックは、プログラムの読み出し、
デコード及び実行を制御し、かつ第１の論理ブロックを
制御する機能を有している。暴走検出回路４には、命令
レジスタ11からの命令をデコーダするための命令デコー
ダ10からの信号が入力されている。暴走検出回路４で暴
走が検出されると、プログラム暴走リセット信号が発生
し、オアゲート５に入力される。また、このプログラム
暴走リセット信号は、インバータ13を介してリセット出
力端子14に出力されている。システムリセット信号とプ
ログラム暴走リセット信号を入力するオアゲート５は、
タイミングコントローラ６及びレジスタ７等に接続され
ている。

ここで、第１の論理ブロックとは、システムリセット信
号によってのみリセットされるべき論理ブロックであ
り、第２の論理ブロックとは、暴走検出回路４からのプ
ログラム暴走リセット信号によってもリセットされるべ
き論理ブロックである。

暴走検出回路４の出力側には、フリップフロップ12が接
続されている。フリップフロップ12は、どのリセット信
号によってマイクロコンピュータ１がリセットされたか
を示すためのものであって、そのデータ入力端子Ｄには
電源VDDが入力され、クロック入力端φには暴走検出回
路４からのリセット信号が入力され、さらにリセット入
力端Ｒにはシステムリセット信号が入力されるようにな
っている。

次に、本実施例の動作を第４図のタイミングチャートを
用いて説明する。

電源投入時等には、外部からリセット入力端子２にシス
テムリセット信号が入力される。このシステムリセット
信号は、オアゲート５を介して第２の論理ブロックであ
るタイミングコントローラ６及びレジスタ７等へ入力さ
れると共に、第１の論理ブロックであるポート８及びLC
Dドライバ９等へ直接に入力される。すると、これらの
論理ブロック6,7,8,9等は、すべてリセットされる。ま
た、前記システムリセット信号は、フリップフロップ12
をリセットし、そのフリップフロップ12からＬレベルが
出力される。

次に通常動作に入り、所定のプログラムが実行される
と、命令レジスタ11に順次命令がセットされ、命令デコ
ーダ10によってこの命令がデコードされる。この所定の
プログラムには、一定周期毎に暴走検出回路４にタイミ
ング信号を発生させるような命令が格納されている。そ
のため、正常動作時には、命令デコーダ10から一定周期
毎にタイミング信号が出力される。暴走検出回路４はこ
のタイミング信号を検出し、一定周期で入力されている
場合は正常動作していると判断し、プログラム暴走リセ
ット信号を出力しない。

ところが、プログラムが何らかの原因（例えば、タイミ
ングコントローラ６、レジスタ７等の誤動作）で暴走を
開始し（時点）、無限ループに入ってしまうと、命令
レジスタ11にタイミング信号を発生する命令が格納され
ず、命令デコーダ10からタイミング信号が発生されなく
なる。タイミング信号が入力しなくなって一定時間が経
過すると（時点）、暴走検出回路４はプログラムが暴
走したものと判断し、プログラム暴走リセット信号を出
力する。このプログラム暴走リセット信号は、オアゲー
ト５を介して第２の論理ブロックであるタイミングコン
トローラ６及びレジスタ７等に入力され、これらの論理
ブロック6,7等がリセットされる。しかし、このプログ
ラム暴走リセット信号は、第１の論理ブロックであるポ
ート８及びLCDドライバ９等に入力されないため、これ
らの論理ブロック8,9等がリセットされず、前述のよう
な問題は発生しない。

また、プログラム暴走リセット信号は、インバータ13を
介してリセット出力信号の形でリセット出力端子14から
出力され、外部からマイクロコンピュータ１が暴走した
ことを知ることができる。さらに、このプログラム暴走
リセット信号は、フリップフロップ12のクロック入力端
φに入力され、該フリップフロップ12の出力信号がＨレ
ベルとなる。このフリップフロップ12の内容を読み出す
ことによっても、プログラムが暴走したことを検出でき
る。

以上のように、本実施例では、次のような利点（ａ）〜
（ｃ）がある。

（ａ）プログラムが暴走した場合、タイミングコントロ
ーラ６やレジスタ７等はリセットされ、プログラム暴走
を停止させることができる。この時、LCD等の入出力機
器を制御しているポート８やLCDドライバ９等は、リセ
ットされないため、該ポート８におけるデータの衝突や
表示の消灯、誤消灯、及びLCDへの直流成分の印加等と
いった同期がとれなくなる問題を回避することができ
る。

（ｂ）リセット出力端子14からの信号により、内部でリ
セット要因（この場合はプログラム暴走）が発生したこ
とを外部から知ることができる。従って、他のマイクロ
コンピュータと組合せて動作させる場合、他のマイクロ
コンピュータがプログラムの暴走を確認しながら動作す
ることができるため、同期がとれなくなったり、該デー
タを転送したりする致命的な事故を回避できる。

（ｃ）フリップフロップ12の内容を読み出すことによ
り、リセット要因が何か知ることができ、それに対応し
た初期値の設定が可能である。

本発明は、上記実施例に限定されず、種々の変形が可能
である。その変形例としては、例えば次のようなものが
ある。

（ｉ）リセット信号発生回路は、暴走検出回路４以外
に、例えば電源電圧低下のような他のリセット要因に応
じたリセット信号を発生する回路でもよい。この場合、
リセット要因に応じてリセットすべき論理ブロックを定
めるようにする。

また、リセット要因毎にフリップフロップ12を設けれ
ば、どのリセット要因でリセットしたか知ることができ
る。

（ii）本発明の論理回路は、１チップマイクロコンピュ
ータ１に限らず、多チップのマイクロコンピュータや、
リセットされる一般の論理回路にも適用することができ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、例えば、
プログラムの読み出し、デコード及び実行等を制御する
第２の論理ブロックの誤動作によってプログラムが暴走
した場合、その第２の論理ブロックに対して暴走検出回
路からプログラム暴走リセット信号を与えてリセット
し、入出力機器を制御する第１の論理ブロックには該プ
ログラム暴走リセット信号を与えない構成にしている。
そのため、プログラム暴走リセット信号によって第２の
論理ブロックがリセットされると、プログラムの暴走が
停止される。このようにして実行途中のプログラムの実
行が停止した場合、プログラム暴走リセット信号が第１
の論理ブロックに与えられないので、該第１の論理ブロ
ックがリセットしない。

その結果、第１の論理ブロックと、それによって制御さ
れる入出力機器との同期がとれなくなるという問題（例
えば、LCDドライバがリセットされると、表示のデュー
ティ比が変化したり、表示のスキャン出力が停止するた
め、表示が消えたり、誤点灯したりする。さらに、LCD
に直流成分が印加されてしまう等の問題）を的確に回避
し、該第１の論理ブロックと入出力機器との同期をとる
ことができる。

また、暴走検出回路の出力信号を外部へ出力する端子を
設ければ、論理回路内部でプログラムの暴走が発生した
ことを外部から知ることができる。従って、他の論理回
路と組合せて動作させる場合、他の論理回路がプログラ
ムの暴走を確認しながら動作することができるため、同
期がとれなくなったり、誤データを転送したりする致命
的な事故を的確に回避できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロコンピュータ
の構成ブロック図、第２図は従来のマイクロコンピュー
タの構成ブロック図、第３図は第２図の動作を示すタイ
ミングチャート、第４図は第１図の動作を示すタイミン
グチャートである。 １……マイクロコンピュータ、２……リセット入力端
子、３……インバータ、４……暴走検出回路、５……オ
アゲート、６……タイミングコントローラ、７……レジ
スタ、８……ポート、９……LCDドライバ、10……命令
デコーダ、11……命令レジスタ、12……フリップフロッ
プ、13……インバータ、14……リセット出力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入出力機器を制御する第１の論理ブロック
   と、 プログラムの読み出し、解読、実行を制御しかつ前記第
   １の論理ブロックを制御する第２の論理ブロックと、 前記第２の論理ブロックの誤動作により発生する前記プ
   ログラムの暴走を検出し、その検出結果に基づいて前記
   第２の論理ブロックをリセットするためのプログラム暴
   走リセット信号を前記第２の論理ブロックに与える暴走
   検出回路と、 電源投入時に前記第１の論理ブロックと前記第２の論理
   ブロックとをリセットするためのシステムリセット信号
   が与えられるシステムリセット端子とを、 有することを特徴とする論理回路。