JPS626663B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法特に基体半導
体表面近傍の不純物濃度分布に方向性のある非対
称な構造とする部分を有するような微細構造の半
導体装置の製造方法に関するものである。 以下、非対称微細構造が有意義な半導体装置の
一例として絶縁ゲート電界効果トランジスタ
（IGFETとよぶ）をとりあげ、特に拡散チヤネル
型のIGFETに本発明を適用する場合例に本発明
を詳細に説明する。 ここで拡散チヤネルIGFETをとりあげたのは
曲型的な一実施例としてであつて、本発明をそれ
に限定するものでないのは当然である。 以下、拡散チヤネル型のIGFETの製造に於て
従来用いられている一例を示す。 第１図は、従来知られているシリコンゲート構
造を有する拡散チヤネルIGFETの主要な製造プ
ロセスの一例を工程順に示したものである。 第１図ａは比抵抗約100Ω・cmのｐ型シリコン
結晶基板１１上に選択酸化法によつてチヤネルス
トツパとしてのp⁺層１２および厚いフイルド酸
化膜１３を形成した後500Å以下の薄いゲート酸
化膜１４を形成し、つづいて全面に厚さ0.5μｍ
程度の多結晶シリコン層１５をCVD法等によつ
て付着させた段階における概略断面を示したもの
である。 第１図ｂは、通常の写真蝕刻技術によりそれぞ
れＳおよびＤで示されるソースおよびドレイン形
成領域の多結晶シリコン膜を除去した状態を示
す。残した多結晶シリコン膜１５Ｇは将来シリコ
ンゲートを構成する。 第１図ｃは、写真蝕刻技術によりソース形成領
域近傍以外の試料表面をホトレジスト膜１６で覆
つた状態を示す。 第１図ｄは、上記処理により得られる試料表面
からホトレジスト膜１６をマスクとしてイオン注
入法により硼素イオンを照射し、ソース領域Ｓの
露出したシリコン表面に硼素の注入層１７を形成
した状態を示す。 第１図ｅは、試料表面のホトレジスト膜１６を
除去した後、注入硼素イオンを拡散してｐ型拡散
チヤネル領域１８を形成した状態を示す。 第１図ｆは、さらに上記試料表面のソースおよ
びドレイン領域の露出したシリコン表面から拡散
法又はイオン注入法により燐または砒素を結晶表
面近傍に導入し、高不純物濃度のｎ型層よりなる
ソース１９およびドレイン２０を形成してn⁺−
ｐ−p^-−n⁺構造に構成された拡散チヤネル
IGFETの基本的な断面構造が完成された状態を
示す。 上記従来知られている製造プロセスの技術的な
困難性は、第１図ｃに示したホトレジスト膜１８
の目合せ工程にある。即ち該IGFETの良好な特
性を得るためにはソースドレイン間距離は出来る
かぎり小さくなることが望ましく、第１図ｃに示
されたゲート多結晶シリコン膜１５Ｇの幅は１〜
２μｍ程度が望まれる。従つてホトレジスト膜１
６の端部はこの幅１〜２μｍの多結晶シリコン膜
１５Ｇの上にある如く形成されなければならず、
写真蝕刻工程におけるパターン位置合わせを非常
に困難にしているのである。すなわち、１μｍ幅
の多結晶シリコン膜の上に目合せしようとすれ
ば、センター位置±0.5μｍの余裕で目合せをし
なければならず、現在の技術においては不可能に
近い。このようなわけで従来の製造方法において
可能な多結晶シリコンゲートの幅の下限は、現在
３μｍ程度となつている。 以上のべたように、本発明が対象とする半導体
装置を製造するにはベース拡散する際にドレイン
となすべき領域をマスクする必要があるが、ゲー
ト幅が微細化されればされるほどマスクの目合せ
に対する許容寸法も小さくなり高度な精度が要求
されるようになる。このため実現可能な微細化の
限界は、この加工限界即ちマスクの目合せで決定
されているのが現状である。例を上記拡散チヤネ
ル型のIGFETにとれば、ゲート長を短かくしよ
うとすれば３μｍ程度が限界になるということで
ある。 本発明は、この困難を緩和し、基板半導体表面
近傍の不純物濃度分布に方向性のある非対称微細
構造の半導体装置を容易に製造し得てしかも特性
の優れた半導体装置を製造し得る新規な製造方法
を提供するものである。 本発明によれば、第１導電型の半導体基板結晶
表面にゲート絶縁膜を被着する工程と、該絶縁膜
表面上にゲート電極用被膜を形成する工程と、該
ゲート電極用被膜表面上にゲート電極形状を有す
る第１のマスク被膜を形成する工程と、該第１の
マスク被膜をマスクとしてソースおよびドレイン
形成領域の上記ゲート電極用被膜または該領域の
ゲート電極用被膜と該領域のゲート絶縁膜とを除
去する工程と、上記工程により作られる試料表面
に上記ゲート絶縁膜およびゲート電極用被膜を腐
蝕しない腐蝕液にて腐蝕除去し得る第２のマスク
被膜を被着形成する工程と、上記第２のマスク被
膜上の少くともドレイン形成領域およびゲート領
域を覆いかつソース形成領域にわずかに延在する
領域に第３のマスク被膜を形成する工程と、該第
３のマスク被膜を耐腐蝕マスクとしてソース形成
領域の前記第２のマスク被膜を腐蝕し、少くとも
ゲート領域のの範囲内でその腐蝕をとめる工程
と、前記第３のマスク被膜を除去する工程と、上
記工程にて形成された第２のマスク被膜およびゲ
ート電極用被膜を耐注入マスクとしてソース形成
領域に第１導電型不純物をイオン注入する工程
と、少くともドレイン形成領域およびソース形成
領域に第１導電型不純物より拡散係数が小さい第
２導電型不純物をイオン注入する工程と、上記処
理により注入された不純物を加熱拡散する工程
と、を含むことを特徴とする半導体装置の製造方
法を得る。 以下、本発明の典型的な一実施例を第２図を用
いながら説明する。 第２図ａは、比抵抗約100Ω・cmのｐ型シリコ
ン結晶基板２１上に選択酸化法によつてチヤネル
ストツパとしてのp⁺層２２および厚いフイルド
酸化膜２３を形成後約500Åの二酸化珪素膜２４
を形成し、さらにその表面に通常のCVD法によ
り厚さ約0.5μｍの多結晶シリコン膜２５を形成
した状態を示す。第２図ｂは、幅１〜２μｍのス
トライプ状のゲート電極となる多結晶シリコン膜
２５Ｇを残して他のソース形成領域Ｓおよびドレ
イン形成領域Ｄの多結晶シリコン膜２５をプラズ
マエツチングもしくは化学腐蝕等の周知の方法に
より腐蝕除去した状態を示す。このリソグラフイ
技術に使用した第１のマスク被膜は、この実施例
では使用した後に除去したので図示していない。 第２図ｃは、上記処理により得られた試料の表
面に厚さ約0.3μｍのアルミニウム膜２６を第２
のマスク被膜として被着した状態を示す。 第２図ｄは、アルミニウム膜２６上のドレイン
領域Ｄおよびゲート領域Ｇを覆いかつわずかにソ
ース領域Ｓ上にまで延在する第３のマスク被膜２
７をレジスト膜で形成した状態を示す。この時ソ
ース領域Ｓ上に延在するレジスト膜２７の張り出
し寸法は、許容し得る幅が大変大きくしかも高い
精度を要求しないので製造技術上の困難は存しな
い。その理由は、レジスト膜２７は次の工程にお
いてソース領域Ｓのアルミニウム膜２６を除去す
るための耐腐蝕マスクであり、このアルミニウム
の腐蝕はソース領域Ｓ上のアルミニウムを全部除
去した後も継続して所謂オーバーエツチの状態と
してよく、単にゲート領域Ｇ内のいずれかの部位
でとめればよいからである。この工夫は本発明の
重要な点であり、作用効果として最も強調する点
の一つである。第２図ｅは、該レジスト膜２７を
耐腐蝕マスクとしてソース領域Ｓのアルミニウム
膜２６を燐酸により腐蝕除去した後ホトレジスト
膜を除去した状態を示す。 第２図ｆは、上記試料において残したアルミニ
ウム膜２６の部分２６GDおよび多結晶シリコン
膜２５Ｇをマスクとしてソース形成領域Ｓの約
500Åの二酸化珪素膜２４を通して硼素イオンを
注入し、硼素イオン注入層２８を形成した状態を
示す。 第２図ｇは、前工程で使用したアルミニウム膜
２６GDを除去した後、試料表面に硼素をイオン
注入し、熱処理によつて注入硼素および砒素を拡
散させ低抵抗ソース領域２９、ドレイン領域３０
および拡散チヤネル領域３１を形成して、所望の
拡散チヤネルIGFETの基本的断面構造を完成し
た状態を示す。 先にも簡単に述べたが本発明による製造方法の
特長は、第２図ｄからｅにかけて示された第３の
マスク被膜とその使い方にある。即ち第２図ｄに
示すように、ドレイン領域Ｄおよびゲート領域Ｇ
を覆いかつソース領域Ｓにわずかに延在したレジ
スト膜２７をマスクにしてアルミニウム膜を腐蝕
することによつて、ソース領域Ｓのアルミニウム
膜の部分を除去するのにゲートのソース側端でぴ
つたりにアルミニウム膜の腐蝕をとめる必要はな
くたとえオーバエツチになつてもゲート領域の範
囲で止めればよいように工夫したことであり、こ
れによつてかなりの余裕が生じ、この腐蝕が容易
に実現出来るものとなつたのである。従来の方法
では、１〜２μｍのゲート領域レジストパターン
の位置合せを精度良くしなければならずきわめて
困難で不可能に近い状態にあつたのにくらべると
はるかに容易であり、何らの支障もなく容易に作
成することが出来る。このため、該マスクパター
ンの位置合せは、精度としては通常の写真蝕刻技
術により容易に可能な範囲が許されることになつ
た。 上記実施例においてはゲート電極材料として多
結晶シリコンを用いた場合につき記述したが、多
結晶シリコンの代りにモリブデン又はタングステ
ン等の高融点金属を用いた場合にも本半導体装置
の製造方法は有効に適用し得ることは明らかであ
る。 上記実施例およびその変形によつて、多結晶ゲ
ート電極幅1.5μｍ、ソース、ドレイン拡散層深
さが夫々0.5μｍ、従つて実効チヤネル長0.5μｍ
の良好な特性を有する微細構造拡散チヤネル
IGFETを高度なパターン位置合わせ技術や電子
ビーム露光、Ｘ線露光等の高度な写真蝕刻技術を
用いることなく実現し得ることが確かめられた。 以上、本発明を一実施例として拡散チヤネル
IGFETの場合につき説明したが、本製造方法に
おいてはソース、ドレイン領域への不純物の導入
がそれぞれ独立に行われるため、上記実施例の他
ソースおよびドレイン拡散層の不純物濃度又は拡
散深さ等の異る非対称微細構造が有意義な半導体
装置の製造方法として広く適用可能である。

【図面の簡単な説明】

第１図は、従来知られている多結晶シリコンを
ゲート電極とする拡散チヤネル絶縁ゲート電界効
果トランジスタの主要な製造工程を示したもので
ある。第２図は、本発明の製造方法を第１図で製
造しようとした多結晶シリコンをゲートとする拡
散チヤネル絶縁ゲート電界効果トランジスタに実
施した一例についてその主要な製造工程を示す図
である。 図中、１１，２１は高抵抗ｐ型シリコン基板結
晶を、１２，２２はチヤネルストツパとしての
p⁺層を、１３，２３はフイルド酸化膜を、１
４，２４はゲート絶縁膜用二酸化シリコン膜を、
１５，２５はゲート電極用多結晶シリコン膜を、
Ｓはソース形成領域を、Ｄはドレイン形成領域
を、Ｇはゲート領域を、１６はイオン注入用ホト
レジストマスク膜を、１７はソース領域に注入さ
れた硼素不純物の注入層を、１８は、注入硼素の
拡散により形成されたｐ型チヤネル領域を、１
９，２０は低抵抗ｎ型ソースおよびドレイン領域
を、２６は第２のマスク被膜を、２７は第３のマ
スク被膜を、２８はソース領域に注入された硼素
不純物の注入層を、２９，３０は、それぞれソー
スおよびドレイン領域に形成された低抵抗ｎ型領
域を、３１はソース領域に注入された硼素を拡散
させることにより形成されたｐ型チヤネル領域
を、それぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基板結晶表面にゲート絶
   縁膜を被着する工程と、該絶縁膜表面上にゲート
   電極用被膜を形成する工程と、該ゲート電極用被
   膜表面上にゲート電極形状を有する第１のマスク
   被膜を形成する工程と、該第１のマスク被膜をマ
   スクとしてソースおよびドレイン形成領域の上記
   ゲート電極用被膜または該領域のゲート電極用被
   膜と該領域のゲート絶縁膜と除去する工程と、上
   記工程により作られた試料表面に上記ゲート絶縁
   膜およびゲート電極用被膜を腐蝕しない腐蝕液に
   て腐蝕除去し得る第２のマスク被膜を被着形成す
   る工程と、上記第２のマスク被膜上の少くともド
   レイン形成領域およびゲート領域を覆いかつソー
   ス形成領域にわずかに延在する領域に第３のマス
   ク被膜を形成する工程と、該第３のマスク被膜を
   耐腐蝕マスクとしてソース形成領域の前記第２の
   マスク被膜を腐蝕し少くともゲート領域の範囲内
   でその腐蝕をとめる工程と、前記第３のマスク被
   膜を除去する工程と、上記工程にて形成された第
   ２のマスク被膜およびゲート電極用被膜を耐注入
   マスクとしてソース形成領域に第１導電型不純物
   をイオン注入する工程と、少くともドレイン形成
   領域およびソース形成領域に第１導電型不純物よ
   り拡散係数が小さい第２導電型不純物をイオン注
   入する工程と、上記処理により注入された不純物
   を加熱拡散する工程と、を含むことを特徴とする
   半導体装置の製造方法。