JPS626663Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案は、保護手段を備えたラツチング型ソレ
ノイドの駆動回路に関するものである。 ラツチング型ソレノイド（反転動作するに必要
な時間のみ励磁させるタイプのソレノイド）の駆
動は、後述するように通常バイポーラ駆動で行な
われているが、ソレノイドのダウン（DOWN）
信号とアツプ（UP）信号が回路に同時に供給さ
れた場合、駆動回路が瞬時に破壊する欠陥があ
る。本考案はラツチング型ソレノイドの駆動回路
が持つ上記のような欠陥を除去するための保護回
路を備えた駆動回路を提供することを目的とした
ものである。以下、図面により本考案を説明す
る。 第１図はラツチング型ソレノイドの従来の駆動
回路の接続図である。第１図において、ｔ１はソ
レノイドのアツプ信号が印加される端子、ｔ２は
ソレノイドのダウン信号が印加される端子、IV
１，IV２はインバータ、Ｑ１…Ｑ４は夫々トラ
ンジスタ、＋Ｖは電源、SOはソレノイドである。
トランジスタＱ１とＱ２のコレクタ電極、Ｑ３と
Ｑ４の各コレクタ電極は夫々接続点ａ，ｂにおい
て接続され、トランジスタＱ１とＱ３のエミツタ
電極は接続点ｃにおいて共通に接続され、その接
続点ｃは電源Ｖに接続されている。又、トランジ
スタＱ２とＱ４のエミツタ電極は共通に接続さ
れ、その接続点ｄは基準電位点COMに接続され
ている。このようにトランジスタＱ１…Ｑ４はこ
れらのトランジスタを辺としてブリツジ接続さ
れ、このブリツジ回路の出力端子である接続点
ａ，ｂ間にソレノイドSOが接続されている。端
子ｔ１はインバータIV１を介してトランジスタ
Ｑ１のベース電極に接続されると共に、Ｑ４のベ
ース電極に直接に接続され、又端子ｔ２はインバ
ータIV２を介してトランジスタＱ３のベース電
極に接続されると共に、Ｑ２のベース電極に直接
に接続されている。 このような構成の第１図の回路において、端子
ｔ１よりアツプ信号を印加すると、その信号によ
り対向する２辺のトランジスタＱ１とＱ４が導通
し（トランジスタＱ２とＱ３は不導通）、その結
果矢印Ａ方向に駆動電流IAが流れる。これによ
りソレノイドSOはアツプする。端子ｔ２よりダ
ウン信号を印加すると、その信号により対向する
２辺のトランジスタＱ２とＱ３が導通し（トラン
ジスタＱ１とＱ４は不導通）、その結果矢印Ｂ方
向に駆動電流IBが流れる。これにより、ソレノ
イドSOはダウンする。このように、第１図の回
路はラツチング型ソレノイドSOをバイポーラ駆
動しているもで、ソレノイド駆動回路として従来
より用いられている。しかし、このようなソレノ
イド駆動回路においては何んらかの原因（ソフト
のエラー、或いは断線等）によりアツプ又はダウ
ン信号が同時に加わつたとすると、トランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４が共に導通し、その結果
大電流が流れてこれらのトランジスタを破壊させ
る。本考案はこのような問題を解決したもので、
その実施例を第２図に示す。 第２図において、DOは駆動回路、PRは本考案
によつて付加した保護回路である。ソレノイド駆
動回路DOは第１図と同一構成であるので、第１
図と同一符号を付してその再説明は省略する。 保護回路PRにおいて、NDはナンドゲート、
AD１，AD２は夫々アンドゲートである。ｔ１１
はアツプ信号が印加される端子、ｔ２１はダウン
信号が印加される端子である。端子ｔ１１とｔ２
１はナンドゲートNDの入力端に接続されると共
に、アンドゲートAD１とAD２の各入力端の一方
に接続されている。ナンドゲートNDの出力端は
アンドゲートAD１とAD２の各入力端の他方に接
続され、アンドゲートAD１，AD２の出力端は前
記した駆動回路DOの端子ｔ１，ｔ２に夫々接続
されている。 このような保護回路PRを備えた本考案の回路
においては、端子ｔ１１，ｔ２１に印加されるア
ツプ又はダウン信号の一方がＨレベル、他方がＬ
レベルならば、ナンドゲートNDの出力はＨレベ
ルとなる。そして、このナンドゲートNDが出力
するＨレベルの信号がアンドゲートAD１とAD２
に夫々加わるので、AD１，AD２の出力ＵとＤは
端子ｔ１１，ｔ２１に加えられたアツプ又はダウ
ン信号のレベルそのままの信号となる。このアツ
プ又はダウン信号ＵとＤが端子ｔ１，ｔ２より駆
動回路DOに供給され、第１図で説明したと同じ
作用によりソレノイドSOをアツプ又はダウンさ
せる。 ここで、端子ｔ１１，ｔ２１に印加されるアツ
プ信号とダウン信号のいずれもがＨレベル（又は
Ｌレベル）になると、アンドゲートAD１とAD２
の出力ＵとＤは共にＬレベルとなる。このＬレベ
ルの信号が端子ｔ１，ｔ２に加えられる。したが
つて、いずれのトランジスタも導通することはな
い。上記のような保護回路PRの真理値表を第１
表に示す。

【表】 以上説明したように、本考案によればゲート回
路よりなる簡単な構成の保護回路を付加すること
により、ソレノイドのダウン信号とアツプ信号を
回路に同時に供給しても、駆動回路が破壊する欠
陥のないラツチング型ソレノイドの駆動回路が得
られる。

【図面の簡単な説明】

第１図は従来のソレノイド駆動回路の接続図、
第２図は本考案に係るソレノイド駆動回路の一実
施例を示す接続図である。 SO……ソレノイド、Ｑ１−Ｑ４……トランジ
スタ、PR……保護回路、ND１……ナンドゲー
ト、AD１，AD２……アンドゲート。

Claims (1)

1. 【実用新案登録請求の範囲】 トランジスタを各辺として構成したブリツジ回
   路の出力端子間にソレノイドを接続し、このソレ
   ノイドをアツプ又はダウンさせるアツプ又はダウ
   ン信号により夫々前記ブリツジ回路の対向する２
   辺のトランジスタを導通させて前記ソレノイドに
   一方向又はその逆方向に駆動電流を供給してソレ
   ノイドをアツプ又はダウンさせるラツチング型ソ
   レノイドの駆動回路において、 前記アツプ信号とダウン信号が供給されるナン
   ドゲートと、アツプ信号とナンドゲートの出力が
   加えられその出力信号が前記ブリツジ回路におけ
   る対向する２辺のトランジスタに印加される第１
   のアンドゲートと、ダウン信号と前記ナンドゲー
   トの出力が加えられその出力信号が前記ブリツジ
   回路における対向する他の２辺のトランジスタに
   印加される第２のアンドゲートよりなる保護回路
   を設けたことを特徴とするソレノイド駆動回路。