JPS6267645A - プロセツサ制御装置 - Google Patents
プロセツサ制御装置Info
- Publication number
- JPS6267645A JPS6267645A JP60206276A JP20627685A JPS6267645A JP S6267645 A JPS6267645 A JP S6267645A JP 60206276 A JP60206276 A JP 60206276A JP 20627685 A JP20627685 A JP 20627685A JP S6267645 A JPS6267645 A JP S6267645A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- time
- monostable multivibrator
- reset
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はプロセッサの誤動作を検知するプロセッサ制御
装置に関するものである。
装置に関するものである。
し従来の技術」
従来、マイクロプロセッサ等の誤動作を検知するとただ
ちにマイクロプロセッサを停止させ以後の処理を中止す
るか、或はマイクロプロセッサ等にリセットをかけ、処
理の再試行を行う採番こ構成されていた。
ちにマイクロプロセッサを停止させ以後の処理を中止す
るか、或はマイクロプロセッサ等にリセットをかけ、処
理の再試行を行う採番こ構成されていた。
［発明が解決しようとする問題点」
前者の場合は復旧可能な場合も停止１．てしまう為可動
率を下げ、後者の場合は復旧不能の場合、リセット、再
試行、誤動作検知、のシーク゛ンスを繰り返す事により
機器本体に重大な悪影響を与えてしまう欠点があった。
率を下げ、後者の場合は復旧不能の場合、リセット、再
試行、誤動作検知、のシーク゛ンスを繰り返す事により
機器本体に重大な悪影響を与えてしまう欠点があった。
本発明は上記従来の技術の欠点に鑑みなされたもので、
誤動作を検知したとき一度すセ゛ノドし、所定の時間内
に再試行が可能かどうかで、マイクロプロセッサの復旧
可能の判定をすることにより、マイクロプロセッサ応用
機器の信頼性を向−ヒさせるプロセッサ制御装置を提供
することを目的とする。
誤動作を検知したとき一度すセ゛ノドし、所定の時間内
に再試行が可能かどうかで、マイクロプロセッサの復旧
可能の判定をすることにより、マイクロプロセッサ応用
機器の信頼性を向−ヒさせるプロセッサ制御装置を提供
することを目的とする。
Ｌ問題点を解決するための手段コ
この問題を解決する一手段として、例えば第１図に示す
実施例のブロック図はウォッチドラブタ・ｆマ、フリッ
プフロップ等を備える。
実施例のブロック図はウォッチドラブタ・ｆマ、フリッ
プフロップ等を備える。
［作用Ｊ
かかる第１図の構成において、マイクロプロセッサが誤
動作すると、マイクロプロセッサにリセットがかかり、
プログラムが再実行され、一度リセットして所定の時間
内に正常に動作しているかどうか判断できるようになっ
ている。
動作すると、マイクロプロセッサにリセットがかかり、
プログラムが再実行され、一度リセットして所定の時間
内に正常に動作しているかどうか判断できるようになっ
ている。
［実施例］
以下、添付図面に従って本発明に係る一実施例を詳細に
説明する。
説明する。
第１図は本発明の実施例であり、図中ｌＯＯはマイクロ
プロセッサ、１０１はマイクロプロセッサ１００のプロ
グラムが格納されているＲＯＭ、１０２はスタックポイ
ンタ或はデータを一時蓄えるＲＡＭである。１０３は単
安定マルチバイブレータであり、再トリガ可能なもので
ある。
プロセッサ、１０１はマイクロプロセッサ１００のプロ
グラムが格納されているＲＯＭ、１０２はスタックポイ
ンタ或はデータを一時蓄えるＲＡＭである。１０３は単
安定マルチバイブレータであり、再トリガ可能なもので
ある。
１０４は単安定マルチバイブレータ、１０５はＤタイプ
のフリップフロップ、１０６はウォッチドッグタイマで
ある。ウォッチドッグタイマ１０６はマイクロプロセッ
サ１００が出力ポートＰｏＯ端子をハイレベルにするこ
と（以下トリガという）により計時を開始し、計時が終
了するとマイクロプロセッサ１００に対して、割込みを
かける。この時の計時開始から計時終了までの時間をＸ
ｌとする。また、割込みルーチンでは出力ポートＰＯ１
によりトリガをかける。単安定マルチバイブレータ１０
３はＦＯＩによりトリガをかけられると、その出力Ｑが
一定時間ハイレベルになる。このハイレベルを保持して
いる時間をＸ２とする。
のフリップフロップ、１０６はウォッチドッグタイマで
ある。ウォッチドッグタイマ１０６はマイクロプロセッ
サ１００が出力ポートＰｏＯ端子をハイレベルにするこ
と（以下トリガという）により計時を開始し、計時が終
了するとマイクロプロセッサ１００に対して、割込みを
かける。この時の計時開始から計時終了までの時間をＸ
ｌとする。また、割込みルーチンでは出力ポートＰＯ１
によりトリガをかける。単安定マルチバイブレータ１０
３はＦＯＩによりトリガをかけられると、その出力Ｑが
一定時間ハイレベルになる。このハイレベルを保持して
いる時間をＸ２とする。
また、単安定マルチバイブレータ１０３はこのＸ２時間
内に再トリガをかけられると、この時点から再ひｘ２時
間出出力がハイレベル゛になる。この様にＩ′ｕ安定マ
ルチバイブレータ１０３は、時間間隔がＸ２以内で繰り
返しトリガがかけられると、その出力Ｑは常時ハイレベ
ルになることになる。単安定マルチバイブレータ１０４
も）リガがかかると、その出力Ｑが一定時間ハイレベル
になる（この時間をｘ３とする）が再トリガ可能ではな
い。ウォッチドッグタイマ１０６と単安定マルチバイブ
レータ１０３の時間設定の関係はＸｉ＜Ｘ２になってい
る。また単安定マルチバイブレータ１０４の設定時間ｘ
３はマイクロプロセッサ１００がリセットされてから単
安定マルチバイブレータ１０３のトリガをかけるに要す
る時間ｘ４と関係を持っており、Ｘ３＜Ｘ４となってい
る。
内に再トリガをかけられると、この時点から再ひｘ２時
間出出力がハイレベル゛になる。この様にＩ′ｕ安定マ
ルチバイブレータ１０３は、時間間隔がＸ２以内で繰り
返しトリガがかけられると、その出力Ｑは常時ハイレベ
ルになることになる。単安定マルチバイブレータ１０４
も）リガがかかると、その出力Ｑが一定時間ハイレベル
になる（この時間をｘ３とする）が再トリガ可能ではな
い。ウォッチドッグタイマ１０６と単安定マルチバイブ
レータ１０３の時間設定の関係はＸｉ＜Ｘ２になってい
る。また単安定マルチバイブレータ１０４の設定時間ｘ
３はマイクロプロセッサ１００がリセットされてから単
安定マルチバイブレータ１０３のトリガをかけるに要す
る時間ｘ４と関係を持っており、Ｘ３＜Ｘ４となってい
る。
以上が各機能ブロックの説明である。次に正常な場合の
動作シーケンスを説明する。電源投入時のリセットある
いはスイッチ等による手動リセット時、フリップフロッ
プ１０５の出力Ｑは／＼イレベルに、またマイクロプロ
セッサ１００（７）ＰＯｌ、ＰＯＯの出力ポートはロウ
レベルに電気的に設定される。リセット・が解除される
とマイクロブロセッサ１００は、初期化プログラムをＲ
ＯＭ１０１から読み出し実行する。この時単安定マルチ
バイブレータ１０４は、トリガがかかり可がロウレベル
になる。マイクロプロセッサ１００は初期化が完了する
とウォッチドッグタイマ１０６を起動すると共に、その
割込み入力をイネーブルにし、単安定マルチバイブレー
タ１０３のトリガをかける。この間の時間（マイクロプ
ロセッサ１００のリセットが解除され単安定マルチバイ
ブレータ１０３をトリガする迄）は単安定マルチバイブ
レータ１０４によって監視されており、マイクロプロセ
ッサ１００が正常であれば、単安定マルチバイブレータ
１０４がフリップフロップ１０５のクロックを入力した
時点で既に単安定マルチバイブレータ１０３の出力Ｑが
ハイレベルになっている為、フリップフコツブ１０５の
ｉｔｊ 力Ｑはハイレベルを保つ。
動作シーケンスを説明する。電源投入時のリセットある
いはスイッチ等による手動リセット時、フリップフロッ
プ１０５の出力Ｑは／＼イレベルに、またマイクロプロ
セッサ１００（７）ＰＯｌ、ＰＯＯの出力ポートはロウ
レベルに電気的に設定される。リセット・が解除される
とマイクロブロセッサ１００は、初期化プログラムをＲ
ＯＭ１０１から読み出し実行する。この時単安定マルチ
バイブレータ１０４は、トリガがかかり可がロウレベル
になる。マイクロプロセッサ１００は初期化が完了する
とウォッチドッグタイマ１０６を起動すると共に、その
割込み入力をイネーブルにし、単安定マルチバイブレー
タ１０３のトリガをかける。この間の時間（マイクロプ
ロセッサ１００のリセットが解除され単安定マルチバイ
ブレータ１０３をトリガする迄）は単安定マルチバイブ
レータ１０４によって監視されており、マイクロプロセ
ッサ１００が正常であれば、単安定マルチバイブレータ
１０４がフリップフロップ１０５のクロックを入力した
時点で既に単安定マルチバイブレータ１０３の出力Ｑが
ハイレベルになっている為、フリップフコツブ１０５の
ｉｔｊ 力Ｑはハイレベルを保つ。
この後マイクロプロセッサ１００は、ウォッチドッグタ
イマ１０６から計時終了の割込みかある毎に、単安定マ
ルチ／ヘイズレータ１０３ｅ再トリガする。前述で説明
した様に、このウォッチドッグタイマ１０６の計時時間
に対して単安定でルチ／ヘイブレータ１０３の設定時間
は大きい為、この出力Ｑは常時ハイレベルとなりマイク
ロプロセッサ１００はリセットされる事なく、処理を行
う事ができる。
イマ１０６から計時終了の割込みかある毎に、単安定マ
ルチ／ヘイズレータ１０３ｅ再トリガする。前述で説明
した様に、このウォッチドッグタイマ１０６の計時時間
に対して単安定でルチ／ヘイブレータ１０３の設定時間
は大きい為、この出力Ｑは常時ハイレベルとなりマイク
ロプロセッサ１００はリセットされる事なく、処理を行
う事ができる。
次に何らかの異常が発生しマイクロプロセッサ１００が
暴走した場合を説明する。
暴走した場合を説明する。
マイクロプロセッサ１００が暴走すると正常なプログラ
ム実行は行なわれなくなる為、前述のウォッチドッグタ
イマ１０６からの割込みにより起動されるプログラムが
実行できなくなる。この結果マイクロプロセッサｌＯＯ
のＰＯＩ端子をオン／オフをしなくなる事に丁り、単安
定マルチバイブレータ１０３の再トリガがかからｔくな
りｘ２時間たつと単安定マルチ／曳イブレータ１０３の
出力Ｑはロウレベルになり、マイクロプロセッサ１００
はリセットされる。この後前述の正常シーケンスと同じ
シーケンスを再試行する。もしマイクロプロセッサ１０
０が正常に復旧したならばプログラムをそのまま実行す
る。これは一時的なノイズの混入による誤動作などの場
合か考えられる。
ム実行は行なわれなくなる為、前述のウォッチドッグタ
イマ１０６からの割込みにより起動されるプログラムが
実行できなくなる。この結果マイクロプロセッサｌＯＯ
のＰＯＩ端子をオン／オフをしなくなる事に丁り、単安
定マルチバイブレータ１０３の再トリガがかからｔくな
りｘ２時間たつと単安定マルチ／曳イブレータ１０３の
出力Ｑはロウレベルになり、マイクロプロセッサ１００
はリセットされる。この後前述の正常シーケンスと同じ
シーケンスを再試行する。もしマイクロプロセッサ１０
０が正常に復旧したならばプログラムをそのまま実行す
る。これは一時的なノイズの混入による誤動作などの場
合か考えられる。
復旧できない場合は、単安定マルチバイブレータ１０３
のトリガがかからす、フリップフロップ１０５の出力Ｑ
はロウレベルになりマイクロプロセッサ１００はリセッ
トされたまま停止する。この時フリップフロップ１０５
の互に接続されたＬＥＤ １０７が点灯しオペレータに
通知する。
のトリガがかからす、フリップフロップ１０５の出力Ｑ
はロウレベルになりマイクロプロセッサ１００はリセッ
トされたまま停止する。この時フリップフロップ１０５
の互に接続されたＬＥＤ １０７が点灯しオペレータに
通知する。
次に丘述した動作を第２図のタイミンガチャートで説明
する。第２図においてＩは手動リセットあるいは暴走を
検知し、再試行により復旧した場合のタイミングである
。単安定マルチバイブレータ１０４の互が立上った時点
で単安定マルチ、べ、イブレータ１０３は周期的に再ト
リガされておりその出力Ｑはハイレベルを保持している
。Ｈは正常時の動作タイミングであり■と同様にマイク
ロプロセッサ１００はウォッチドッグタイマ１０２のＯ
ＵＴ端子からの割込み信号により単安定■ルチバイブレ
ータ１０３を再トリガしている。■はマイクロプロセッ
サ１００の暴走を検知しマイクロプロセッサ１００を初
期化したが復旧できなかった場合のタイミングであり、
プログラムが正常に走行しない結果、単安定マルチ７へ
イブレータ１０３のトリガがかからず復旧できないため
単安定マルチバイブレータ１０４のσが立上った時点で
フリップフロップ１０５がセットされマイクロプロセッ
サ１００を強制的にリセットし停止させる。■は強制停
止状態であり手動リセットあるいは電源をオフにしない
限りこの状態を保持し続ける。
する。第２図においてＩは手動リセットあるいは暴走を
検知し、再試行により復旧した場合のタイミングである
。単安定マルチバイブレータ１０４の互が立上った時点
で単安定マルチ、べ、イブレータ１０３は周期的に再ト
リガされておりその出力Ｑはハイレベルを保持している
。Ｈは正常時の動作タイミングであり■と同様にマイク
ロプロセッサ１００はウォッチドッグタイマ１０２のＯ
ＵＴ端子からの割込み信号により単安定■ルチバイブレ
ータ１０３を再トリガしている。■はマイクロプロセッ
サ１００の暴走を検知しマイクロプロセッサ１００を初
期化したが復旧できなかった場合のタイミングであり、
プログラムが正常に走行しない結果、単安定マルチ７へ
イブレータ１０３のトリガがかからず復旧できないため
単安定マルチバイブレータ１０４のσが立上った時点で
フリップフロップ１０５がセットされマイクロプロセッ
サ１００を強制的にリセットし停止させる。■は強制停
止状態であり手動リセットあるいは電源をオフにしない
限りこの状態を保持し続ける。
以北、述べた如く本実施例によればマイクロプロセッサ
１００の異常を検知した場合１回リセットをかけ復旧を
試み、復旧できない場合は強制的にマイクロプロセッサ
１００を停止させ、復旧できた場合は処理を再開する為
、信頼性を向上させる事ができる。また、本実施例では
再試行の回数を１回としたが、フリップフロップ１０５
をカウンタにし１回以上の再試行を行う様にする事を考
えられる。また、このカウンタのプリセット値をスイッ
チによって設定できる様にすれば任意の再試行回数を設
定できる為、各機器毎に設定環境に応じた値を選べるよ
うになる。
１００の異常を検知した場合１回リセットをかけ復旧を
試み、復旧できない場合は強制的にマイクロプロセッサ
１００を停止させ、復旧できた場合は処理を再開する為
、信頼性を向上させる事ができる。また、本実施例では
再試行の回数を１回としたが、フリップフロップ１０５
をカウンタにし１回以上の再試行を行う様にする事を考
えられる。また、このカウンタのプリセット値をスイッ
チによって設定できる様にすれば任意の再試行回数を設
定できる為、各機器毎に設定環境に応じた値を選べるよ
うになる。
以上の説明では本発明をマイクロプロセッサに用いた例
を説明したが、これに限るものではなく中小型電子計算
機のプロセッサに適用できることは勿論である。
を説明したが、これに限るものではなく中小型電子計算
機のプロセッサに適用できることは勿論である。
［発明の効果］
以上説明した様に異常発生時に再試行を試みそれでも復
旧できない場合のみ強制的に停止させる事によりマイク
ロプロセッサ応用機器の信頼性を向上させる効果がある
。
旧できない場合のみ強制的に停止させる事によりマイク
ロプロセッサ応用機器の信頼性を向上させる効果がある
。
第１図は本発明に係る一実施例のブロック図、第２図は
タイミングチャート図である。 図中、１００・・・マイクロプロセッサ、１０１・・・
プログラム格納用ＲＯＭ、１０２・・・ＲＡＭ、１０３
・・・単安定マルチバイブレータ、１０４・・・単安定
マルチバイブレータ、１０５・・・フリップフロップ、
１０６・・・ウォッチドッグタイマ、１０７・・・ＬＥ
Ｄである。
タイミングチャート図である。 図中、１００・・・マイクロプロセッサ、１０１・・・
プログラム格納用ＲＯＭ、１０２・・・ＲＡＭ、１０３
・・・単安定マルチバイブレータ、１０４・・・単安定
マルチバイブレータ、１０５・・・フリップフロップ、
１０６・・・ウォッチドッグタイマ、１０７・・・ＬＥ
Ｄである。
Claims (2)
- （１）情報を処理するプロセッサの誤動作を検知する検
知手段と、該検知手段が所定時間内に一定回数の誤動作
を検知したか否かを判別する判別手段とを備え、該判別
手段が一定回数の誤動作を判別すると前記プロセッサを
復旧不可能と判断することを特徴とするプロセッサ制御
装置。 - （２）判別手段は連続して少なくとも２回前記検知手段
の検知があつたときにプロセッサを復旧不可能と判断す
ることを特徴とする特許請求の範囲第１項記載のプロセ
ッサ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206276A JPS6267645A (ja) | 1985-09-20 | 1985-09-20 | プロセツサ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206276A JPS6267645A (ja) | 1985-09-20 | 1985-09-20 | プロセツサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267645A true JPS6267645A (ja) | 1987-03-27 |
Family
ID=16520638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206276A Pending JPS6267645A (ja) | 1985-09-20 | 1985-09-20 | プロセツサ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267645A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246642A (ja) * | 1988-03-29 | 1989-10-02 | Aisin Seiki Co Ltd | マイクロコンピュータの監視装置 |
| JPH01248245A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | マイクロプロセッサ暴走時制御回路 |
| JPH01312638A (ja) * | 1988-06-13 | 1989-12-18 | Fuji Electric Co Ltd | マイクロプロセッサの異常監視リトライ制御装置 |
| JP2008015749A (ja) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | 起動制御方法及び起動制御回路 |
-
1985
- 1985-09-20 JP JP60206276A patent/JPS6267645A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246642A (ja) * | 1988-03-29 | 1989-10-02 | Aisin Seiki Co Ltd | マイクロコンピュータの監視装置 |
| JPH01248245A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | マイクロプロセッサ暴走時制御回路 |
| JPH01312638A (ja) * | 1988-06-13 | 1989-12-18 | Fuji Electric Co Ltd | マイクロプロセッサの異常監視リトライ制御装置 |
| JP2008015749A (ja) * | 2006-07-05 | 2008-01-24 | Fuji Xerox Co Ltd | 起動制御方法及び起動制御回路 |
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