JPH0454375B2 - - Google Patents
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- JPH0454375B2 JPH0454375B2 JP57051992A JP5199282A JPH0454375B2 JP H0454375 B2 JPH0454375 B2 JP H0454375B2 JP 57051992 A JP57051992 A JP 57051992A JP 5199282 A JP5199282 A JP 5199282A JP H0454375 B2 JPH0454375 B2 JP H0454375B2
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- JP
- Japan
- Prior art keywords
- thin film
- film
- source
- gate electrode
- resist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は薄膜トランジスタの製造方法に関す
る。
る。
薄膜トランジスタは、アモルフアスSi、多結晶
シリコン、CdSe、Te等の薄膜を用いて作られ、
その用途は液晶デイスプレイ用表示素子、３次元
集積回路素子、多機能素子の組合せ回路素子等、
今後ますます拡がるものと注目されている。薄膜
トランジスタの高性能化にとつて重要な技術は、
良質の薄膜形成技術と自己整合（セルフアライ
ン）技術である。特にソース、ドレイン領域とゲ
ート電極のセルフアライン技術は、大規模集積回
路を目指す場合に、素子の微細化やゲート容量の
減少による高速動作化を図る上で重要になる。
シリコン、CdSe、Te等の薄膜を用いて作られ、
その用途は液晶デイスプレイ用表示素子、３次元
集積回路素子、多機能素子の組合せ回路素子等、
今後ますます拡がるものと注目されている。薄膜
トランジスタの高性能化にとつて重要な技術は、
良質の薄膜形成技術と自己整合（セルフアライ
ン）技術である。特にソース、ドレイン領域とゲ
ート電極のセルフアライン技術は、大規模集積回
路を目指す場合に、素子の微細化やゲート容量の
減少による高速動作化を図る上で重要になる。
薄膜トランジスタの基本構造としては第１図〜
第３図に示すものが知られている。第１図は、絶
縁性基板１１上にまず半導体薄膜１２を形成し、
これにソース領域１３、ドレイン領域１４を形成
すると共に、チヤンネル領域上にゲート絶縁膜１
５を介してゲート電極１６を配設し、更にソース
電極１７、ドレイン電極１８を配設したものであ
る。この構造は単結晶シリコンを用いたMOSト
ランジスタと基本的に同じであるから、シリコン
ゲートMOSプロセスで通常用いられているセル
フアライン技術を適用してソース、ドレイン領域
１３，１４を形成することが容易である。
第３図に示すものが知られている。第１図は、絶
縁性基板１１上にまず半導体薄膜１２を形成し、
これにソース領域１３、ドレイン領域１４を形成
すると共に、チヤンネル領域上にゲート絶縁膜１
５を介してゲート電極１６を配設し、更にソース
電極１７、ドレイン電極１８を配設したものであ
る。この構造は単結晶シリコンを用いたMOSト
ランジスタと基本的に同じであるから、シリコン
ゲートMOSプロセスで通常用いられているセル
フアライン技術を適用してソース、ドレイン領域
１３，１４を形成することが容易である。
第２図は、絶縁性基板２１上にまずソース、ド
レイン電極２２，２３を形成した後、半導体薄膜
２４を堆積し、これにソース、ドレイン領域２
５，２６を形成すると共に、チヤネル領域上にゲ
ート絶縁膜２７を介してゲート電極２８を形成し
たものである。この構造の場合にも第１図の構造
と同様、ゲート電極２８をマスクとしてソース、
ドレイン領域２５，２６を形成するというセルフ
アライン技術の適用は容易である。
レイン電極２２，２３を形成した後、半導体薄膜
２４を堆積し、これにソース、ドレイン領域２
５，２６を形成すると共に、チヤネル領域上にゲ
ート絶縁膜２７を介してゲート電極２８を形成し
たものである。この構造の場合にも第１図の構造
と同様、ゲート電極２８をマスクとしてソース、
ドレイン領域２５，２６を形成するというセルフ
アライン技術の適用は容易である。
第３図は基本的に第２図と同様の構造である
が、膜形成の順序を第２図と逆にしたものであ
る。即ち絶縁性基板３１上にまずゲート電極３２
を形成し、この上にゲート絶縁膜３３を介して半
導体薄膜３４を堆積し、これにソース、ドレイン
領域３５，３６を形成して、ソース、ドレイン電
極３７，３８を配設して得られる。この第３図の
構造では、ゲート電極３２が半導体薄膜３４の下
にあるため、従来のセルフライン技術をそのまま
適用するわけにはいかない。
が、膜形成の順序を第２図と逆にしたものであ
る。即ち絶縁性基板３１上にまずゲート電極３２
を形成し、この上にゲート絶縁膜３３を介して半
導体薄膜３４を堆積し、これにソース、ドレイン
領域３５，３６を形成して、ソース、ドレイン電
極３７，３８を配設して得られる。この第３図の
構造では、ゲート電極３２が半導体薄膜３４の下
にあるため、従来のセルフライン技術をそのまま
適用するわけにはいかない。
本発明は、上述した第３図の薄膜トランジスタ
を製造するに当つて、ゲート電極にセルフアライ
ンされたソース、ドレイン領域を形成し、素子の
微細化と高速動作化、高信頼性化を可能とする方
法を提供するものである。
を製造するに当つて、ゲート電極にセルフアライ
ンされたソース、ドレイン領域を形成し、素子の
微細化と高速動作化、高信頼性化を可能とする方
法を提供するものである。
本発明は第３図の構造を作るに当つて、絶縁性
基板として透明基板を用い、この上に不透明なゲ
ート電極を形成した後ゲート絶縁膜を介して半導
体薄膜を堆積し、その上に絶縁膜を介してポジ型
レジスト膜を塗布して基板裏面からの露光により
ゲート電極にセルフアラインされたレジストパタ
ーンを形成して、このレジストパターンをマスク
としてこれに自己整合された高不純物濃度の半導
体層からなるソース、ドレイン領域を形成するこ
とを特徴とする。
基板として透明基板を用い、この上に不透明なゲ
ート電極を形成した後ゲート絶縁膜を介して半導
体薄膜を堆積し、その上に絶縁膜を介してポジ型
レジスト膜を塗布して基板裏面からの露光により
ゲート電極にセルフアラインされたレジストパタ
ーンを形成して、このレジストパターンをマスク
としてこれに自己整合された高不純物濃度の半導
体層からなるソース、ドレイン領域を形成するこ
とを特徴とする。
本発明によれば、第３図の構造の薄膜トランジ
スタの微細化とゲート容量の低減による高速化が
図られ、特に大規模集積化したときの集積回路の
高性能化に寄与することができる。
スタの微細化とゲート容量の低減による高速化が
図られ、特に大規模集積化したときの集積回路の
高性能化に寄与することができる。
更に、本発明では、半導体薄膜上に絶縁膜を介
してレジストを塗布しているので、レジストによ
る半導体薄膜の汚染やレジスト除去の際の半導体
薄膜の損傷を防止でき、もつて信頼性の高い薄膜
トランジスタが得られる。
してレジストを塗布しているので、レジストによ
る半導体薄膜の汚染やレジスト除去の際の半導体
薄膜の損傷を防止でき、もつて信頼性の高い薄膜
トランジスタが得られる。
本発明の一実施例の製造工程を第４図ａ〜ｆに
より説明する。まず透明絶縁性基板４１上に不透
明金属ゲート電極４２を形成した後、全面にゲー
ト絶縁膜４３を堆積するａ、透明絶縁性基板４１
としては、ガラス、石英、焼成アルミナ、サフア
イア等の絶縁材料の他、シリコン等の半導体基板
を絶縁膜でおおつたものを用いることができる。
ゲート電極４２は、Al、M0、Ta、Nb、Ｗ、Pt
等の金属から回路構成やその後の熱工程を考慮し
て選ばれたものを用いる。またゲート絶縁膜４３
としては、CVD法、スパツタ法等による酸化シ
リコン、窒化シリコン等を用いる。
より説明する。まず透明絶縁性基板４１上に不透
明金属ゲート電極４２を形成した後、全面にゲー
ト絶縁膜４３を堆積するａ、透明絶縁性基板４１
としては、ガラス、石英、焼成アルミナ、サフア
イア等の絶縁材料の他、シリコン等の半導体基板
を絶縁膜でおおつたものを用いることができる。
ゲート電極４２は、Al、M0、Ta、Nb、Ｗ、Pt
等の金属から回路構成やその後の熱工程を考慮し
て選ばれたものを用いる。またゲート絶縁膜４３
としては、CVD法、スパツタ法等による酸化シ
リコン、窒化シリコン等を用いる。
次に全面に例えば低不純物濃度のｐ型の半導体
薄膜４４を堆積するｂ、半導体薄膜４４として
は、多結晶シリコン、マイクロクリスタルシリコ
ン、単結晶シリコンを約1μｍ以下の厚さに形成
する。これらの材料は可視光に対して透明性がよ
く、0.5μｍ程度で十分マスクアライナーの使用が
可能であるが、透明性は結晶粒に関係するから結
晶粒は大きい方がよい。従つて多結晶シリコンあ
るいはマイクロクリスタルシリコン薄膜を堆積
し、これをレーザ、電子ビームあるいは熱処理に
より再結晶化処理をすることが望ましい。
薄膜４４を堆積するｂ、半導体薄膜４４として
は、多結晶シリコン、マイクロクリスタルシリコ
ン、単結晶シリコンを約1μｍ以下の厚さに形成
する。これらの材料は可視光に対して透明性がよ
く、0.5μｍ程度で十分マスクアライナーの使用が
可能であるが、透明性は結晶粒に関係するから結
晶粒は大きい方がよい。従つて多結晶シリコンあ
るいはマイクロクリスタルシリコン薄膜を堆積
し、これをレーザ、電子ビームあるいは熱処理に
より再結晶化処理をすることが望ましい。
この後、全面にCVD等により絶縁膜４５を堆
積し、続いて全面にボジ型レジスト膜４６を塗布
して基板４１の裏面から可視光４７により全面露
光を行うｃ。このとき半導体薄膜４４は、絶縁膜
４５により直接レジスト膜４６と接触しないの
で、レジスト膜４６による汚染は非常に小さい。
そしてレジスト膜４６を、光照射部を除去してパ
ターニングし、残されたレジスト膜４６をマスク
として絶縁膜４５をエツチングするｄ。こうして
ゲート電極４２にセルフアラインされたレジスト
パターンを形成し、イオン注入４８を行つてn+
型のソース領域４９、ドレイン領域５０を形成す
るｅ。イオン注入法に代り熱拡散法で不純物拡散
を行つてもよい。そしてレジスト膜４６および絶
縁膜４５を除去し、改めて全面にCVD法等によ
り絶縁膜５１を形成し、これにコンタクトホール
をあけてソース電極５２およびドレイン電極５３
を配設してｎチヤネル薄膜トランジスタが完成す
るｆ。
積し、続いて全面にボジ型レジスト膜４６を塗布
して基板４１の裏面から可視光４７により全面露
光を行うｃ。このとき半導体薄膜４４は、絶縁膜
４５により直接レジスト膜４６と接触しないの
で、レジスト膜４６による汚染は非常に小さい。
そしてレジスト膜４６を、光照射部を除去してパ
ターニングし、残されたレジスト膜４６をマスク
として絶縁膜４５をエツチングするｄ。こうして
ゲート電極４２にセルフアラインされたレジスト
パターンを形成し、イオン注入４８を行つてn+
型のソース領域４９、ドレイン領域５０を形成す
るｅ。イオン注入法に代り熱拡散法で不純物拡散
を行つてもよい。そしてレジスト膜４６および絶
縁膜４５を除去し、改めて全面にCVD法等によ
り絶縁膜５１を形成し、これにコンタクトホール
をあけてソース電極５２およびドレイン電極５３
を配設してｎチヤネル薄膜トランジスタが完成す
るｆ。
具体的なデータを次に示す。基板４１として高
純度アルミナを使用し、ゲート電極４２として
0.1μｍの蒸着Ｗ膜を使用し、ゲート絶縁膜４３と
してCVDによる0.1μｍのシリコン酸化膜を使用
した。また半導体薄膜４４として低圧CVD法に
より900℃にて多結晶シリコン膜を約0.5μｍ堆積
し、これにイオン注入によりボロンを１×1012cm
-2打込み、レーザアニールによる再結晶化処理を
施した。この上に絶縁膜４５としてCVDによる
0.1μｍのシリコン酸化膜を形成してボジ型レジス
ト膜４６を塗布した。レジストパターン形成後、
リンを５×1015cm-2のドーズ量で80KeVおよび
230KeVの加速電圧による２段注入を行い、レー
ザアニールにより不純物活性化をしてソース領域
４９、ドレイン領域５０を形成した。レーザアニ
ール条件はパワー100ｍＷ、スポツトサイズ78μ
ｍ、送り幅４０μｍ、送り速度12.5cm／secであ
る。
純度アルミナを使用し、ゲート電極４２として
0.1μｍの蒸着Ｗ膜を使用し、ゲート絶縁膜４３と
してCVDによる0.1μｍのシリコン酸化膜を使用
した。また半導体薄膜４４として低圧CVD法に
より900℃にて多結晶シリコン膜を約0.5μｍ堆積
し、これにイオン注入によりボロンを１×1012cm
-2打込み、レーザアニールによる再結晶化処理を
施した。この上に絶縁膜４５としてCVDによる
0.1μｍのシリコン酸化膜を形成してボジ型レジス
ト膜４６を塗布した。レジストパターン形成後、
リンを５×1015cm-2のドーズ量で80KeVおよび
230KeVの加速電圧による２段注入を行い、レー
ザアニールにより不純物活性化をしてソース領域
４９、ドレイン領域５０を形成した。レーザアニ
ール条件はパワー100ｍＷ、スポツトサイズ78μ
ｍ、送り幅４０μｍ、送り速度12.5cm／secであ
る。
こうして得られたｎチヤネル薄膜トランジスタ
は、セルフアライン技術を適用しないで同様の構
造とした場合に比べてスイツチング速度が10〜15
％向上していることが確認された。
は、セルフアライン技術を適用しないで同様の構
造とした場合に比べてスイツチング速度が10〜15
％向上していることが確認された。
本発明の他の実施例を第５図ａ〜ｅを用いて説
明する。レジストパターンを形成するまでの工程
は先の実施例の第４図ａ〜ｄで説明したところと
同じであり、この後、全面に高不純物濃度のn+
型低抵抗半導体膜５４を堆積するａ。そして、レ
ジスト膜４６をはくりすることによりその上の半
導体膜５４をリフトオフし、絶縁膜４５を除去し
て更に残された半導体膜５４の不要部分をエツチ
ング除去してソース領域５４1、ドレイン領域５
４2を形成するｂ。この後は先の実施例と同様、
全面を絶縁膜５１でおおい、これにコンタクトホ
ールをあけてソース電極５２およびドレイン電極
５３を配設して完成するｃ。
明する。レジストパターンを形成するまでの工程
は先の実施例の第４図ａ〜ｄで説明したところと
同じであり、この後、全面に高不純物濃度のn+
型低抵抗半導体膜５４を堆積するａ。そして、レ
ジスト膜４６をはくりすることによりその上の半
導体膜５４をリフトオフし、絶縁膜４５を除去し
て更に残された半導体膜５４の不要部分をエツチ
ング除去してソース領域５４1、ドレイン領域５
４2を形成するｂ。この後は先の実施例と同様、
全面を絶縁膜５１でおおい、これにコンタクトホ
ールをあけてソース電極５２およびドレイン電極
５３を配設して完成するｃ。
この方法では、ソース、ドレイン領域５４1，
５４2を形成する半導体膜５４をソース、ドレイ
ン領域のみならずその電極配線として利用するこ
ともできる。また半導体膜５４に代つて適当な金
属膜を用いることもできる。
５４2を形成する半導体膜５４をソース、ドレイ
ン領域のみならずその電極配線として利用するこ
ともできる。また半導体膜５４に代つて適当な金
属膜を用いることもできる。
この実施例による具体例を説明する。基板４１
としてテレツクスガラス（商品名）を用い、
0.15μｍの蒸着Alをゲート電極４２とし、ゲート
絶縁膜４３としてCVDによる0.1μｍのシリコン
酸化膜を形成し、半導体薄膜４４としてマイクロ
クリタルシリコンをグロー放電法により0.2〜
0.4μｍの厚さに形成した。グロー放電法の代りに
H2プラズマ輸送法を利用してもよい。次にCVD
によるシリコン酸化膜を0.3μｍ形成した後、ポジ
型レジスト膜４６を塗布し裏面からの全面露光に
よりレジストパターンを形成した。そしてリンを
高濃度に含む多結晶シリコン膜を0.2μｍ堆積しリ
フトオフによりソース、ドレイン領域５４1，５
４2を形成した。
としてテレツクスガラス（商品名）を用い、
0.15μｍの蒸着Alをゲート電極４２とし、ゲート
絶縁膜４３としてCVDによる0.1μｍのシリコン
酸化膜を形成し、半導体薄膜４４としてマイクロ
クリタルシリコンをグロー放電法により0.2〜
0.4μｍの厚さに形成した。グロー放電法の代りに
H2プラズマ輸送法を利用してもよい。次にCVD
によるシリコン酸化膜を0.3μｍ形成した後、ポジ
型レジスト膜４６を塗布し裏面からの全面露光に
よりレジストパターンを形成した。そしてリンを
高濃度に含む多結晶シリコン膜を0.2μｍ堆積しリ
フトオフによりソース、ドレイン領域５４1，５
４2を形成した。
この実施例によつても、先の実施例と同様、ソ
ース、ドレイン領域がゲート電極にセルフアライ
ンされた高性能薄膜トランジスタが得られた。
ース、ドレイン領域がゲート電極にセルフアライ
ンされた高性能薄膜トランジスタが得られた。
また以上の実施例では半導体薄膜として多結晶
シリコン、マイクロクリスタルシリコンまたは単
結晶シリコンを用いることとしたが、アモルフア
スシリコンを用いてもよい。この場合、アモルフ
アスシリコンは可視部での吸収が大きいため結晶
化処理を行うことが望ましい。膜厚や用いるレジ
ストの波長感度特性、露光光源等を工夫すること
により、アモルフアスのまま利用することも可能
である。
シリコン、マイクロクリスタルシリコンまたは単
結晶シリコンを用いることとしたが、アモルフア
スシリコンを用いてもよい。この場合、アモルフ
アスシリコンは可視部での吸収が大きいため結晶
化処理を行うことが望ましい。膜厚や用いるレジ
ストの波長感度特性、露光光源等を工夫すること
により、アモルフアスのまま利用することも可能
である。
第１図〜第３図は薄膜電解効果トランジスタの
構造例を示す図、第４図ａ〜ｆは本発明の一実施
例の製造工程を示す図、第５図ａ〜ｃは他の実施
例の製造工程を示す図である。 ４１……透明絶縁性基板、４２……ゲート電
極、４３……ゲート絶縁膜、４４……半導体薄
膜、４５……絶縁膜、４６……ポジ型レジスト
膜、４７……可視光、４８……イオン注入、４９
……ソース領域、５０……ドレイン領域、５１…
…絶縁膜、５２，５３……電極、５４……低抵抗
半導体膜、５４1……ソース領域、５４2……ドレ
イン領域。
構造例を示す図、第４図ａ〜ｆは本発明の一実施
例の製造工程を示す図、第５図ａ〜ｃは他の実施
例の製造工程を示す図である。 ４１……透明絶縁性基板、４２……ゲート電
極、４３……ゲート絶縁膜、４４……半導体薄
膜、４５……絶縁膜、４６……ポジ型レジスト
膜、４７……可視光、４８……イオン注入、４９
……ソース領域、５０……ドレイン領域、５１…
…絶縁膜、５２，５３……電極、５４……低抵抗
半導体膜、５４1……ソース領域、５４2……ドレ
イン領域。
Claims (1)
- 【特許請求の範囲】 １ 透明絶縁性基板上に不透明なゲート電極を形
成する工程と、このゲート電極をおおうようにゲ
ート絶縁膜を介して半導体薄膜を堆積する工程
と、この半導体薄膜上に絶縁膜を介してポジ型レ
ジスト膜を塗布し前記基板の裏面からの露光によ
り前記ゲート電極に自己整合されたレジストパタ
ーンを形成する工程と、このレジストパターンを
マスクとして前記ゲート電極に自己整合された高
不純物濃度の半導体層からなるソース、ドレイン
領域を形成する工程とを備えたことを特徴とする
薄膜トランジスタの製造方法。 ２ 前記ソース、ドレイン領域を形成する工程
は、前記レジストパターンをマスクとして前記半
導体薄膜に不純物を添加するものである特許請求
の範囲第１項記載の薄膜トランジスタの製造方
法。 ３ 前記ソース、ドレイン領域を形成する工程
は、レジストパターンが形成された半導体薄膜上
に低抵抗半導体薄膜を堆積しこれを前記レジスト
パターンのリフトオフによりソース、ドレイン領
域として残すものである特許請求の範囲第１項記
載の薄膜トランジスタの製造方法。 ４ 前記半導体薄膜はアモルフアスシリコンであ
る特許請求の範囲第１項記載の薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051992A JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051992A JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168278A JPS58168278A (ja) | 1983-10-04 |
| JPH0454375B2 true JPH0454375B2 (ja) | 1992-08-31 |
Family
ID=12902344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051992A Granted JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168278A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053082A (ja) * | 1983-09-02 | 1985-03-26 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS60134474A (ja) * | 1983-12-22 | 1985-07-17 | Seiko Epson Corp | Ｍｏｓ型アモルフアス半導体装置 |
| JPS60213062A (ja) * | 1984-04-09 | 1985-10-25 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| JPH0752776B2 (ja) * | 1985-01-24 | 1995-06-05 | シャープ株式会社 | 薄膜トランジスタおよびその製造法 |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPH0680684B2 (ja) * | 1986-12-22 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
| JPH0622246B2 (ja) * | 1987-07-22 | 1994-03-23 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH0611060B2 (ja) * | 1987-08-21 | 1994-02-09 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPH04269837A (ja) * | 1991-02-26 | 1992-09-25 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0555254A (ja) * | 1991-08-27 | 1993-03-05 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
| JP2653312B2 (ja) * | 1992-02-28 | 1997-09-17 | 松下電器産業株式会社 | 薄膜トランジスターの製造方法 |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JPH08248445A (ja) * | 1995-12-22 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
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1982
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