JPS6273655A - 高度にプレ−ナ化した集積回路構造 - Google Patents

高度にプレ−ナ化した集積回路構造

Info

Publication number
JPS6273655A
JPS6273655A JP61220815A JP22081586A JPS6273655A JP S6273655 A JPS6273655 A JP S6273655A JP 61220815 A JP61220815 A JP 61220815A JP 22081586 A JP22081586 A JP 22081586A JP S6273655 A JPS6273655 A JP S6273655A
Authority
JP
Japan
Prior art keywords
polysilicon
forming
oxide
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61220815A
Other languages
English (en)
Inventor
マモン・トーマス
マシュー・ワインバーグ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPS6273655A publication Critical patent/JPS6273655A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ １、発明の分野 この発明は集積回路構造に関するものである。
特に、この発明はＭ　ＯＳ素子およびバイポーラ素子の
両方を含む集積回路１１４造と、同時にサブストレート
」−に両ノｊの素子〜を構成する方法に関するものであ
る。
２、先行技術の説明 バイポーラ素子よりもむしろＭＯＳ素子の使用は通常、
ＭＯＳ素子の低電力消費または高密度の特性が必要また
は所望であると八に起こる。しかしながら、ＭＯＳ素子
は、通常非プレーナ化の様式で構成され、ゲート領域よ
りも低いソースおよびドレイン領域と接触するとき段差
が生じる。さらに、ＭＯＳ素子が高密度であるにもかか
わらず、ゲート接触は、整列問題があるのでゲート領域
とずれた位置で接触する必要があり、このため通常広い
面積を占有する。
ＭＯＳ素子の構成では、ソースおよびドレイン接合はあ
まりに凍く形成され、接合が時々ゲート領域のＦに延在
することを引き起こし、素子の性能を悪化させる重複容
はを引き起こすこともある。
サブストレート内にあまりに深く接合を形成することに
よってゲートの下への接合の延長が引き起こされるかも
しれない。これはまた、空乏領域がチャネルの中に横に
延在することを引き起こし、長い期間の信頼性と同様、
性能および機能をさらに悪化させる短いチャネル効果を
引き起こし得る。
もしソースおよびドレイン領域がたとえばゲートの下に
横に延在しない、浅い接合で形成されることができるな
ら、接合容量もまた、接合面積の減少のため減じられる
かもしれない。
他方で、バイポーラ素子は品い電流を保持するそれらの
特徴および優れた相互フンダクタンスのためにＭＯＳの
代イ〕りに選択されてもよい。しかしながら、真性ベー
スとベースコンタクトの間に相互接続を与えるための外
因性ベースの使用は負荷の容量と同様、不所望の抵抗を
素子に与え、これは性能を悪化させる。さらに、サブス
トレート上のバイポーラ素子の構成はまた、その結果さ
らに別のプレーナ化段階が必要となる不所望な段差を作
る結果となり得る。
多くの場合、たとえば、迅速な論理および低電力記憶と
いった所望の効果を達成するために集積回路構造に両方
の素子の型を用いることが最も望ましい。しかしながら
、これはバイポーラおよびＭＯＳ素子を構成するために
発展した技術に違いがあるため、難しく、特にそのよう
な技術が特定の一方の素子に特ｑの問題を直すことに対
して述べられているときは、特に難しいかもしれない。
それゆえ、同じサブストレート上にバイボ〜うおよびＭ
ＯＳ素子の両方を構成でき、そしてそこにそのような素
子を組み込むプレーナ化しまた集積回路構造の構成を含
めて、Ｌで論じられた特定の素子の問題を処理するよう
な態様で素子を構成することができるのが非常に望まし
い。
［発明の要約］ それゆえ、この発明の１］的は、バイポーラおよびＭＯ
Ｓ素子の両ノｊをその中に含む改良された集積回路構造
を提供することである。
この発明のさらに別の目的は、素子の要素間の低い８二
を特徴とし、それによって性能を改良するバイポーラお
よびＭＯＳ素子を両ノｊその中に含む改良された集積回
路構造を提供することである。
この発明のさらに別の目的は、高度にプレーナ化した構
造をさらに特徴とする、バイポーラおよびＭＯＳ素子を
両方その中に含む改良された集積回路構造を提供するこ
とである。
この発明のさらなる目的は、コンタクトの不整列を減じ
、そしてコンタクト面積を減じるために、自己整列した
コンタクトを有するバイポーラおよびＭＯＳ素子を両方
、その中に含む改良された集積回路構造を提供すること
である。
この発明のさらに別の目的は、バイポーラおよびＭＯＳ
素子を両方その中に含む改良された集積回路構造を効果
的に構成するための方法を提供することである。
この発明のこれらおよびその他の目的は以下の説明およ
び添付の図面から明らかとなるであろう。
この発明に従えば、少なくとも１つのバイポーラ素子と
少なくとも１つのＭＯＳ素子を冑する高度にプレーナ化
された集積回路構造は、バイポーラ素子のためのコレク
タ領域と、ベース／エミッタ領域と、ＭＯＳ素子のため
のソース／ゲート／ドレイン領域の形成のためにそれぞ
れその上に規定された部分を備えた、その上に成長１、
たフィールド酸化物を有するサブストレートを含む。素
子の要素のすべてはフィールド酸化物内の規定された部
分を満たすポリシリコンを用いて形成され、高度にプレ
ーナ化した構造を結果として生じる。
［好ましい実施例の説明］ この発明は実質的に同時に構成されるかもしれないバイ
ポーラおよびＭＯＳ素子の両方を含む高度にプレーナ化
した集積回路構造を提供する。
第１図を参照すると、埋設されたＮ土層１０は従来では
Ｐ型シリコンサブストレート内に形成され、バイポーラ
トランジスタのための埋設されたコレクタを提供する。
層１０はその上にＭＯＳ素子が構成されるであろう領域
を含む全サブストレートにわたって広がっているのが示
されるが、それはもし所望されるならば、構造のバイポ
ーラ領域の下のみに延在するように適切なマスキングに
よって境を付けられてもよい。しかしながら、形成され
るべきＭＯＳ素子の下への埋込層１０の延在は、ＭＯＳ
素子に非常に多大なアルファ粒子免疫およびラッチアッ
プ保護を与える。埋込層１０の形成の後、エピタキシャ
ルシリコンの層１６が層１０上で成長する。
第１図にさらに示されるように、それから分離スロット
２０がエピタキシャル層１６および埋込層１０を通り、
一部がサブストレート２へと切り開かれ、形成されるべ
き素子の間に分離を与える。
分離酸化物２２の２０００オングストロームの層はスロ
ット２０内で成長されてもよく、その後スロット２０は
ポリシリコン２４で満たされてもよい。フィールド酸化
物３０はそれから、能動素子が形成される領域内でスロ
ット２０を含むエピタキシャル層１６上で成長する。
スロットの型の分離がここでは例示されているが、アイ
ソプラナまたは接合分離といった分離の他の形態もまた
この発明の実施に関連して用いられてもよいことが注目
されるべきである。
フィールド酸化物層３０の成長または生成のあと、構造
は層３０内でコレクタコンタクト領域３２ａｓベース／
エミツタ領域３２ｂ、およびＭＯ５領域３２ｃを規定す
るためにマスクされ、そしてエツチングされ、これらの
領域と境を接しているフィールド酸化物層３０の残余の
部分３０ａ、３０ｂ、３０ｃ、および３０ｄを残す。そ
れから２００ないし４００オングストロームのゲート酸
化物層３６は領域３２ａ、３２ｂ、および３２ｅ内の露
出されたエビ層１６の部分上で形成される。
この段階で、Ｐウェル２８は、もしＮチャネルＭＯＳ素
子が形成されるなら、ＭＯＳ領域３２ｃのエビ層１６内
に注入されてもよい。バイポーラ領域３２ａおよび３２
ｂはこの注入の間、マスクされるべきである。その代わ
りに、Ｐウェル２８は分離スロット２０の形成後フィー
ルド酸化物層３０が成長する前に迅速に注入されてもよ
い。この場合、Ｐウェルはスロットに対して完全に塞が
れる。
ＭＯＳ領域３２ｃおよびコレクタ領域３２ａはそれから
マスクされ、バイポーラトランジスタのためのサブスト
レート１６へのＰベースの注入を可能する。これに引き
続き、バイポーラベース／エミッタ領域３２ｂおよびＭ
Ｏ５領域はマスクされ、そしてＮ＋注入がコレクタ開口
部３２ａを通ってエビ層１６内に行なわれ、シンカ１２
を形成し埋込層１０との連絡を提供する。
別々のマスキング段階および注入がＭＯＳ領域でのＰウ
ェルおよびバイポーラ領域でのＰベースの形成のために
説明され、それによってそれぞれの注入の投与量の最適
化を可能とする一方、１回の注入で両方の領域を形成す
ることがこの発明の範囲内にあることに、ここでは注目
するべきである。
ＭＯ５区域３２ｅのみを覆っているマスクは付けられて
、バイポーラ領域３２ａおよび３２ｂのゲート酸化物層
３６の除去を可能にする。第４図および第５図に示され
るように、ポリシリコンの層４０はここで与えられ、酸
化物セグメント３０ａないし３０ｄのレベルまで研摩ま
たはエツチングによってプレーナ化され、そしてそれか
らさらに酸化物表面より約２０００オングストロームド
にエツチングされる。ポリシリコンにはそれから第５図
に示されるようにＮ＋ｉ人が与えられる。
窒化物４４のマスキング層はポリシリコン層４０にに与
えられ、そして酸化物層４８は窒化物層４４１：に形成
される。この点で酸化物４８は下にある窒化物マスク４
４が研摩されてしまうことから守る働きをするので、窒
化物マスク４４にに酸化物マスク部分４８を提供するこ
とは、行なわれるべき次のプレーナ化を可能にすること
に注１４するべきである。酸化物／窒化物層はそれから
それぞれ５６で一般に示されるコレクタコンタクト領域
と、６０で一般に示されるエミッタコンタクト領域と、
６６で一般的に示されるゲートコンタクト領域に一致す
る第６図の５Ｑａ、５０ｂ、および５０ｃでマスクされ
る。酸化物／窒化物マスクの残余はそれから、下にある
ポリシリコン同様エピタキシャル層１６まで除去され、
それぞれのコレクタコンタクト、エミッタ、およびゲー
ト部分に一致するポリシリコン部分４０ａ、、４０ｂ、
および４０ｃを残す。ゲート酸化物層３６の露出された
部分もまた好ましくはここで取り除かれる。
第７図に示されるように、熱酸化物は構造を約２０ない
し３０分間約９００度まで加熱することによって、露出
されたエピタキシャルシリコンおよびポリシリコン上で
成長する。これはまたポリシリコンエミッタコンタクト
部分４０ｂからのエピタキシャル層１６への拡散を可能
にし、エミッタ領域７０を形成する。酸化物は、高度に
ドープされたポリシリコン部分４０ｂおよび４０ｃ上の
酸化物８０よりもより遅い速度で７６のエビ層上で成長
する。酸化物７６は約１５００オングストロームの厚み
に達することが可能であり、この結果ポリシリコン部分
４０ｂおよび４０ｃ上の酸化物８０が約４０００オング
ストローム成長する。
構造はここで反応性イオンエツチング（ＲＩ　Ｅ）にさ
らされ、エビ層１６上の酸化物部分７６を除去し、第８
図で見られるように、エミッタコンタクト部分４０ｂお
よびゲートコンタクト部分４゜Ｃのポリシリコンの側壁
上にそれぞれ酸化物スペーサ８ｏａおよび８０ｂを残す
。
その代わりに、低圧で化学的気相成長をしたガラス（Ｌ
ＰＧＶＤガラス）が露出したエピタキシャルシリコンお
よびポリシリコン上で生成されてもよく、その場合エミ
ッタ領域７０は不活発の周囲で、たとえば窒化物雰囲気
の中で１０分間１０００度で短い駆動によってエピタキ
シャル層１６内で形成されてもよい。ガラスはそれから
ガラスの残りをそれに応じて調整されたエツチング時間
で除去するために再びＲＩＥを用いて、酸化物スペーサ
８０ａおよび８０ｂのみを残して選択的に除去される。
ポリシリコンのさらに別の層９０はここで構造（第８図
）上に与えられ、第９図に示されるように、それからエ
ツチングまたは機械的な研摩のいずれかによってプレー
ナ化される。ＮＭＯＳ構造上のポリシリコン層９０の部
分は９４でマスクされ、そしてＰ十注入が実行されてベ
ースコンタクト領域を形成する。バイポーラ領域はそれ
から第１０図の９６でマスクされ、モしてＮ十注入はソ
−スコンタクト部分１００およびドレインコンタクト部
分１０４で実行される。
第９図までの前述の段階ごとの手順はバイポーラ素子と
Ｎチャネル（ＮＭＯＳ）素子を白する集積回路構造の形
成を例示するが、これはもしＰウェルの最初の形成がな
ければ、バイポーラおよびＰＭＯＳ構成と同じであろう
。しかしながら、第９図および第１０図に示される段階
は、ＮＭＯＳ素子の構成に特有のものである。第１１図
はＰチャネル（ＰＭＯＳ）素子が形成されるときの第９
図および第１０図の手順の代わりの手順を例示する。こ
の場合、ベースコンタクト領域１１０ならびにソースコ
ンタクト領域１００′およびドレインコンタクト領域工
０４゛の両方はＰ十注入によって形成され、そしてそれ
ゆえマスクは必要でない。ＣＭＯＳ構造が構成されると
き、ＮＭＯ５構造はＰ十注入の間、この時点でマスクさ
れ、バイポーラ素子のベースコンタクト領域およびＰＭ
ＯＳ素子のソースおよびドレインコンタクト領域を形成
する。バイポーラ領域およびＰＭＯ５領域はそれからＮ
十注入の間マスクされ、Ｎ　Ｍ　ＯＳソースおよびドレ
インコンタクト領域を形成する。
それぞれの注入の後、構造は２０ないし５３０分間、９
００反の温ｔＸにまで加熱され、下にあるエビ層１６へ
のそれぞれの注入の拡散がソース領域７２、ドレイン領
域７４、および外因性のベース領域１８を形成すること
をｉ’ｉＪ能にし、そして同時にベースコンタクト１１
０１ソー　スコンタクト１００１およびドレインコンタ
クト１０１１−で酸化物層１１４を成長させることを口
１能にする。その代わりに、構造は低温の酸化に引き続
いて所望の浅い接合を達成するために、強い紫外線のよ
うな高エネルギに約６秒間露出する高速熱なましを受け
てもよい。以下に見られるように、この発明に従えばそ
れぞれのソース、ドレイン、および外因性のベース領域
を形成するために、エビ層１６にドーパントを軽く拡散
することのみが必要であることが注目されるべきである
。
ベース、ソース、およびドレインコンタクト注入および
拡散と酸化段階の後、窒化物マスク４４がコレクタ、エ
ミッタ、およびゲートコンタクトの上部から除去される
。コレクタマスク】２０はそれからコレクタコンタクト
４０ａ上に与えられ、オーバサイズのエミッタマスク１
２２はエミッタコンタクト４０ｂ上に与えられ、モして
オーバサイズのゲートマスク１２４はゲートコンタクト
４０ｃ上に与えられる。オーバサイズのエミッタマスク
１２２は隣接している酸化物１１４ａの部分にオーバラ
ップし、オーバサイズのゲートマスクは隣接している酸
化物１１４ｂおよび１１４Ｃにオーバラップする。
酸化物１１４ａ、１１４ｂおよび１１４Ｃの残余の露出
された部分はここでエツチングなどによって除去される
。マスク１２０．１２２および１２４もまた除去され、
そしてたとえばチタニウムまたはプラチナといった、今
露出されているポリシリコンとともに硅化物を形成する
ことができる金属が与えられる。構造は１５ないし３０
分間、約５００度の温度にまで加熱され、金属がポリシ
リコンと反応して第１３図に示されるように、対応する
コレクタコンタクト硅化物部分１２７、ベースコンタク
ト硅化物部分１２８、エミッタコンタクト硅化物部分１
２９、ソース硅化物部分１３０、ゲートコンタクト硅化
物部分１３１、およびドレイン硅化物部分１３２を形成
することを可能にする。
表面はそれからＴｉＷのような境界層金属−ににたとば
アルミニウムの０．８ミクロン層のような導体で彼覆さ
れる。導体はそれからマスクされ、そして従来の技術を
用いて選択的にエツチングされ、第１４図および第１５
図に示されるようなそれぞれの金属コンタクトストリッ
プ１４０ないし１５０を形成する。
結果はバイポーラおよびＭＯ５索ｒの両方を含む高度に
プレーナ化した構造である。ソースおよびドレインポリ
シリコンコンタクト上に硅化物層を提供することは、よ
り低いシート１１（抗をトｊえる。
さらに、ポリシリコンコンタクトのために形成された浅
いソースおよびドレイン接合は同様に短いチャネルの効
果を減じる。接合面積か狭いので、Ｍ　ＯＳ　素子の接
合８二も同様に減じられるであろう。
バイポーラ素子はポリシリコンコンタクトのため、非常
に浅い外因性ベースが設けられてもよい。
さらに、持ち上げられたポリシリコンエミッタに隣接し
ている酸化物スペーサの存在がエミッタからベースポリ
シリコンコンタクトまでの外因性のベースの経路を減じ
る。これは容量同様、抵抗も減じ、こうして素子の性能
を高める。バイポーラ素子にポリシリコンエミッタを使
用することは素子・の利得を増加させる。
最後に、自己整列したコンタクトおよび高度にプレーナ
化した構成設計の使用は、ともに近接して空間をあけら
れたコンタクトでコンパクトな構造を生み出し、そして
コンタクトサイズの減少を可能にし、その結果、より高
い密度を生じる。
【図面の簡単な説明】
第１図はこの発明の実施例の構成における初期の段階を
例示する破断断面図である。 第２図ないし第１０図は第１図の実施例の構成における
ひき続く段階の破断断面図である。 第１１図はＰチャネル素子が構成されるときの、第９図
および第１０図に代イ〕る手順の破断断面図である。 第１２図および第１３図は第１図の実施例の構成におけ
る最終の処理段階の破断断面図である。 第１４図はこの発明の完成し、た構造の破断断面図であ
る。 第１５図は第１４図で示された発明の完成した構造の゛
Ｉ４面図である。 図において、２はサブストレート、１０は埋込層、１２
はシンカ、１６はエピタキシャル層、１８は外因性ベー
スＭ域、２０は分離スロット、２２は分離酸化物、２４
はポリシリコン、２８はＰウェル、３０はフィールド酸
化物層、３２ａおよび３２ｂはバイポーラ領域、３２ｃ
はＭＯＳ領域、３６はゲート酸化物層、４０はポリシリ
コン層、４４は窒化物マスク、４８は酸化物層、５６は
コレクタコンタクト領域、６０はエミッタコンタクト領
域、６６はゲートコンタクト領域、７０はエミッタ領域
、７６は酸化物部分、８０は酸化物、９０はポリシリコ
ン層、１００はソースコンタクト部分、１０４はドレイ
ンコンタクト部分、１１０はベースコンタクト領域、１
１４は酸化物層、１２０はコレクタマスク、１２２はエ
ミッタマスク、１２４はゲートマスク、１２７はコレク
タコンタクト硅化物部分、１２８はベースコンタクト硅
化物部分、１２９はエミッタコンタクト硅化物部分、１
３０はソース硅化物部分、１３１はゲートコンタクト硅
化物部分、１３２はドレイン硅化物部分、１４０．１４
２．１４４．１４６．１４８および１５０は金属コンタ
クトストリップである。

Claims (29)

    【特許請求の範囲】
  1. （１）バイポーラとＭＯＳ素子の両方を含む高度にプレ
    ーナ化した集積回路構造であって；ａ）コレクタコンタ
    クト領域と； ｂ）ベース／エミッタ領域と；さらに ｃ）ＭＯＳ領域； のために酸化物を除去することによってそこに規定され
    たそれぞれの領域を有するフィールド酸化物を含み、そ
    れらの領域は前記領域にポリシリコンを生成することに
    よって形成され、それによって前記フィールド酸化物お
    よび前記ポリシリコンは高度にプレーナ化した表面を形
    成する。
  2. （２）前記領域は、前記コレクタコンタクト領域と通じ
    ているそれの少なくとも一部分内に形成される埋設され
    たコレクタ層を有するサブストレート内に形成され、前
    記埋設されたコレクタ層および前記ベース／エミッタ領
    域は前記集積回路構造内でバイポーラ素子を形成する、
    特許請求の範囲第１項に記載の構造。
  3. （３）前記サブストレート内の分離ゾーンが前記ＭＯＳ
    領域内に形成された１個または２個以上のＭＯＳ素子か
    ら前記バイポーラ素子を分離させる、特許請求の範囲第
    ２項に記載の構造。
  4. （４）前記ＭＯＳ領域内の前記エミッタおよびゲートは
    、それぞれ隣接したベースコンタクト手段から前記エミ
    ッタを、そして隣接したソースおよびドレインコンタク
    ト手段から前記ゲートを分離させるために、それの側面
    に隣接した酸化物スペーサで形成される持ち上げられた
    ポリシリコン部分を含む、特許請求の範囲第３項に記載
    の構造。
  5. （５）前記ベースコンタクト手段ならびに前記ソースお
    よびドレインコンタクト手段の少なくとも一部が、前記
    手段を形成するポリシリコンをシリコンと反応すること
    ができる金属と反応させることによって硅化物にされ、
    前記領域から隣接した金属コンタクトまでそれぞれ導電
    性の経路を提供するために金属硅化物を形成する、特許
    請求の範囲第４項に記載の構造。
  6. （６）前記集積回路構造内の前記バイポーラおよびＭＯ
    Ｓ素子とのコンタクトが自己整列される、特許請求の範
    囲第５項に記載の構造。
  7. （７）バイポーラおよびＭＯＳ素子の両方を含む高度に
    プレーナ化した集積回路構造であって、前記ＭＯＳ素子
    から前記バイポーラ素子を分離させるためのそれ内の少
    なくとも１つの分離ゾーンと、前記サブストレートの一
    部でそして前記分離ゾーンによって前記サブストレート
    の他の部分から切り離された埋設されたコレクタ層と、
    バイポーラ素子のコレクタコンタクト領域およびベース
    ／エミッタ領域および少なくとも１つのＭＯＳ領域のた
    めにその酸化物層の一部を除去することによってそこに
    規定されたそれぞれの領域を有する前記サブストレート
    上の酸化物層とを有するサブストレートを含み、前記領
    域は前記領域内にポリシリコンを生成することによって
    形成され、それによって前記酸化物層の残っている部分
    と前記ポリシリコンが高度にプレーナ化した表面を形成
    する、集積回路構造。
  8. （８）１個または２個以上の能動素子を含む高度にプレ
    ーナ化した集積回路構造をサブストレート上に形成する
    方法であって： ａ）前記サブストレートの第１の表面上に酸化物層を形
    成する段階と： ｂ）前記サブストレートの前記第１の表面に延在する開
    口部を形成するために前記酸化物層の選択的な部分を除
    去する段階と： ｃ）前記開口部の中に前記酸化物層の表面とほぼ等しい
    レベルにまでポリシリコンを与え、それによって前記集
    積回路構造上に高度にプレーナ化した表面を形成するた
    めに、前記構造上で生成されそしてそれからプレーナ化
    されるポリシリコンを用いて、前記開口部内に前記１個
    または２個以上の能動素子の部分を形成する段階とを含
    む、方法。
  9. （９）前記第１の表面に平行して前記サブストレートの
    少なくとも一部分に、埋込層を第１に形成する段階をさ
    らに含む、特許請求の範囲第８項に記載の方法。
  10. （１０）前記サブストレート内に前記第１の表面に垂直
    なそして前記第１の表面から前記埋込層の下の点まで前
    記サブストレートに延在する分離ゾーンを形成する段階
    をさらに含む、特許請求の範囲第９項に記載の方法。
  11. （１１）前記第１の表面上に前記酸化物層を形成する前
    に、前記サブストレート内の前記埋込層の上にシリコン
    のエピタキシャル層を成長させる段階を含む、特許請求
    の範囲第１０項に記載の方法。
  12. （１２）バイポーラ素子のためのＰベース領域を形成す
    るために、前記エピタキシャル層の選択された部分をド
    ープする段階をさらに含む、特許請求の範囲第１１項に
    記載の方法。
  13. （１３）前記エピタキシャル層の選択された部分をドー
    プする前記段階がＮＭＯＳ素子のためのＰウェルを形成
    するために前記エピタキシャル層をドープすることをさ
    らに含む、特許請求の範囲第１２項に記載の方法。
  14. （１４）１個または２個以上のバイポーラ素子と１個ま
    たは２個以上のＭＯＳ素子を含む高度にプレーナ化した
    集積回路構造を形成する方法であって： ａ）その第１の表面と平行にサブストレートの少なくと
    も一部分に埋込層を形成する段階と；ｂ）前記サブスト
    レート内に前記第１の表面に垂直なそして前記第１の表
    面から前記埋込層の下の点まで前記サブストレートの中
    を延在する分離ゾーンを形成する段階と； ｃ）前記サブストレートの前記第１の表面上に酸化物層
    を形成する段階と； ｄ）前記サブストレートの前記第１の表面に延在する開
    口部をそこに形成するために、前記酸化物層の選択的な
    部分を除去する段階と； ｅ）前記酸化物層の上部とほぼ等しいレベルにまで前記
    開口部にポリシリコンを提供し、それによって前記集積
    回路構造上に高度にプレーナ化した表面を形成するため
    に、前記構造上に生成され、プレーナ化されたポリシリ
    コンを用いて、前記開口部内に前記１個または２個以上
    のバイポーラ素子およびＭＯＳ素子の部分を形成する段
    階とを含む、方法。
  15. （１５）前記ポリシリコン層をドープする段階をさらに
    含む、特許請求の範囲第１４項に記載の方法。
  16. （１６）前記酸化物層内の前記開口部に生成された前記
    ドープされたポリシリコンの部分を選択的に除去し、そ
    れぞれエミッタ領域およびゲート領域を形成する段階を
    さらに含む、特許請求の範囲第１５項に記載の方法。
  17. （１７）ポリシリコンの前記選択的な除去の前に、前記
    ドープされたポリシリコン上に１個または２個以上のマ
    スク層を与える段階をさらに含む、特許請求の範囲第１
    ６項に記載の方法。
  18. （１８）エミッタおよびゲート領域を形成するために前
    記ポリシリコンを選択的に除去する前記段階が、結果と
    して前記サブストレート表面上にポリシリコンの持ち上
    げられた部分を形成する、特許請求の範囲第１７項に記
    載の方法。
  19. （１９）前記持ち上げられたポリシリコンのエミッタお
    よびゲート領域の側壁上に酸化物スペーサ部材を形成す
    る段階をさらに含む、特許請求の範囲第１８項に記載の
    方法。
  20. （２０）前記ポリシリコンのエミッタおよびゲート領域
    の側壁上に前記酸化物スペーサを形成する前記段階が、
    ポリシリコンの前記選択的な除去によって残された開口
    部に酸化物を供給し、そしてそれから選択的に前記酸化
    物の部分を除去することを含む、特許請求の範囲第１９
    項に記載の方法。
  21. （２１）反応性のイオンエッチングで前記酸化物の前記
    部分を除去する段階をさらに含む、特許請求の範囲第２
    ０項に記載の方法。
  22. （２２）前記構造上にポリシリコンのさらに別の層を与
    え、それから構造をプレーナ化し、それによって前記酸
    化物の前記選択的な除去によって残された開口部にポリ
    シリコンを満たす段階をさらに含む、特許請求の範囲第
    ２１項に記載の方法。
  23. （２３）酸化物の前記選択的な除去によって形成された
    前記開口部を満たすために用いられる前記ポリシリコン
    をドープし、それによってそれぞれ前記持ち上げられた
    エミッタ上の前記酸化物スペーサに隣接したベースコン
    タクト部分と前記持ち上げられたゲート上の前記酸化物
    スペーサに隣接したソースおよびドレインコンタクト部
    分を形成する段階をさらに含む、特許請求の範囲第２２
    項に記載の方法。
  24. （２４）前記ベースコンタクト部分ならびにＰＭＯＳソ
    ースおよびドレインコンタクト部分を形成するために、
    前記ポリシリコンのＰドーピングの間、前記集積回路構
    造上のＮＭＯＳ領域をマスクし、そしてＮＭＯＳソース
    およびドレイン部分を形成するために、前記ポリシリコ
    ンのＮドーピングの間、前記集積回路構造上のＰＭＯＳ
    領域およびバイポーラ領域をマスクする段階をさらに含
    む、特許請求の範囲第２３項に記載の方法。
  25. （２５）前記ソース、ドレイン、およびベースコンタク
    ト上に保護酸化物層を形成し、そしてそれぞれのコンタ
    クトの下に前記エピタキシャル層のソース、ドレインお
    よびベース領域を形成する段階をさらに含む、特許請求
    の範囲第２４項に記載の方法。
  26. （２６）前記保護酸化物を形成し、そして前記エピタキ
    シャル層に前記ソース、ドレイン、およびベースコンタ
    クトを拡散するために、前記構造が約２０ないし３０分
    間、約９００度の温度にまで加熱される、特許請求の範
    囲第２５項に記載の方法。
  27. （２７）前記構造が前記それぞれのコンタクトの下の前
    記エピタキシャル層内に前記ソース、ドレインおよびベ
    ース領域を形成するために、高速熱なましを受ける、特
    許請求の範囲第２６項に記載の方法。
  28. （２８）前記ソース、ドレイン、およびベースコンタク
    ト領域の形成の後、前記コレクタ、エミッタ、およびゲ
    ートコンタクト領域上に前記ソース、ドレイン、および
    ベースコンタクト領域上の前記保護酸化物の部分とオー
    バラップするであろうオーバサイズのマスクを形成する
    段階と；前記保護酸化物の残余の部分を除去する段階と
    ；オーバーサイズのマスクを除去する段階と；さらに前
    記構造内に低い抵抗の横の電流経路を提供するために、
    前記ソース、ドレイン、ゲート、エミッタ、コレクタ、
    およびベースコンタクト領域の露出された部分の表面に
    金属硅化物を形成し、それによって前記構造に自己整列
    したコンタクトが与えられるであろう段階とをさらに含
    む、特許請求の範囲第２５項に記載の方法。
  29. （２９）前記構造内の前記コレクタ、ベース、エミッタ
    、ソース、ゲート、およびドレイン領域とのそれぞれの
    電気的な接触で、前記構造上に導電性の金属コンタクト
    を形成する段階をさらに含む、特許請求の範囲第２８項
    に記載の方法。
JP61220815A 1985-09-18 1986-09-17 高度にプレ−ナ化した集積回路構造 Pending JPS6273655A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/777,153 US4707456A (en) 1985-09-18 1985-09-18 Method of making a planar structure containing MOS and bipolar transistors
US777153 1996-12-26

Publications (1)

Publication Number Publication Date
JPS6273655A true JPS6273655A (ja) 1987-04-04

Family

ID=25109434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61220815A Pending JPS6273655A (ja) 1985-09-18 1986-09-17 高度にプレ−ナ化した集積回路構造

Country Status (3)

Country Link
US (1) US4707456A (ja)
EP (1) EP0216498A1 (ja)
JP (1) JPS6273655A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1213192B (it) * 1984-07-19 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori ad effetto di campo agate isolato (igfet) ad elevata velocita' di risposta in circuiti integrati ad alta densita'.
JP2565317B2 (ja) * 1986-12-03 1996-12-18 富士通株式会社 半導体装置の製造方法
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US5214302A (en) * 1987-05-13 1993-05-25 Hitachi, Ltd. Semiconductor integrated circuit device forming on a common substrate MISFETs isolated by a field oxide and bipolar transistors isolated by a groove
US4794434A (en) * 1987-07-06 1988-12-27 Motorola, Inc. Trench cell for a dram
US4755478A (en) * 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4897362A (en) * 1987-09-02 1990-01-30 Harris Corporation Double epitaxial method of fabricating semiconductor devices on bonded wafers
KR900001062B1 (ko) * 1987-09-15 1990-02-26 강진구 반도체 바이 씨 모오스 장치의 제조방법
US5079180A (en) * 1988-12-22 1992-01-07 Texas Instruments Incorporated Method of fabricating a raised source/drain transistor
US5171702A (en) * 1989-07-21 1992-12-15 Texas Instruments Incorporated Method for forming a thick base oxide in a BiCMOS process
US4960726A (en) * 1989-10-19 1990-10-02 International Business Machines Corporation BiCMOS process
US5112761A (en) * 1990-01-10 1992-05-12 Microunity Systems Engineering Bicmos process utilizing planarization technique
US5182225A (en) * 1990-01-10 1993-01-26 Microunity Systems Engineering, Inc. Process for fabricating BICMOS with hypershallow junctions
US5106783A (en) * 1990-02-20 1992-04-21 At&T Bell Laboratories Process for fabricating semiconductor devices with self-aligned contacts
US5234847A (en) * 1990-04-02 1993-08-10 National Semiconductor Corporation Method of fabricating a BiCMOS device having closely spaced contacts
US5061646A (en) * 1990-06-29 1991-10-29 Motorola, Inc. Method for forming a self-aligned bipolar transistor
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
US5134082A (en) * 1991-06-10 1992-07-28 Motorola, Inc. Method of fabricating a semiconductor structure having MOS and bipolar devices
US6274445B1 (en) * 1999-02-03 2001-08-14 Philips Semi-Conductor, Inc. Method of manufacturing shallow source/drain junctions in a salicide process

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343082A (en) * 1980-04-17 1982-08-10 Bell Telephone Laboratories, Incorporated Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
US4445268A (en) * 1981-02-14 1984-05-01 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor integrated circuit BI-MOS device
US4319954A (en) * 1981-02-27 1982-03-16 Rca Corporation Method of forming polycrystalline silicon lines and vias on a silicon substrate
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
US4542580A (en) * 1983-02-14 1985-09-24 Prime Computer, Inc. Method of fabricating n-type silicon regions and associated contacts
GB2148593B (en) * 1983-10-14 1987-06-10 Hitachi Ltd Process for manufacturing the isolating regions of a semiconductor integrated circuit device
EP0151347B1 (en) * 1984-01-16 1988-10-26 Texas Instruments Incorporated Integrated circuit having bipolar and field effect devices and method of fabrication

Also Published As

Publication number Publication date
US4707456A (en) 1987-11-17
EP0216498A1 (en) 1987-04-01

Similar Documents

Publication Publication Date Title
US5618688A (en) Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
JP2938422B2 (ja) Ｃｍｏｓデバイスにおけるラッチアップ耐性を増大させる方法および装置
US6445044B2 (en) Apparatus improving latchup immunity in a dual-polysilicon gate
US4808548A (en) Method of making bipolar and MOS devices on same integrated circuit substrate
US4707456A (en) Method of making a planar structure containing MOS and bipolar transistors
EP0283135B1 (en) Fabrication of semiconductor structure
US6191457B1 (en) Integrated circuit structure having a bipolar transistor with a thick base oxide and a field effect transistor with a thin gate oxide
US6630377B1 (en) Method for making high-gain vertical bipolar junction transistor structures compatible with CMOS process
JPH04226066A (ja) Ｂｉｃｍｏｓ装置及びその製造方法
US4985744A (en) Method for forming a recessed contact bipolar transistor and field effect transistor
JPS6273654A (ja) 集積回路構造
US5389553A (en) Methods for fabrication of transistors
US6153905A (en) Semiconductor component including MOSFET with asymmetric gate electrode where the drain electrode over portions of the lightly doped diffusion region without a gate dielectric
JPH04226064A (ja) 半導体装置用の相互接続体及びその製造方法
US4686763A (en) Method of making a planar polysilicon bipolar device
US7009259B2 (en) Semiconductor device and method of fabricating same
EP0272491B1 (en) Deep trench isolation with surface contact to substrate
JPH0557741B2 (ja)
US5234847A (en) Method of fabricating a BiCMOS device having closely spaced contacts
JPH0244154B2 (ja)
US5124775A (en) Semiconductor device with oxide sidewall
JPH08227899A (ja) バイポーラトランジスタおよびその製造方法
US4688314A (en) Method of making a planar MOS device in polysilicon
JPS60163452A (ja) バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法
JPH0148661B2 (ja)