JPS628025B2 - - Google Patents
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- JPS628025B2 JPS628025B2 JP55175293A JP17529380A JPS628025B2 JP S628025 B2 JPS628025 B2 JP S628025B2 JP 55175293 A JP55175293 A JP 55175293A JP 17529380 A JP17529380 A JP 17529380A JP S628025 B2 JPS628025 B2 JP S628025B2
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- groove
- layer
- silicon
- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Weting (AREA)
Description
【発明の詳細な説明】
この発明は半導体素子分離領域の形成方法を改
良した半導体集積回路の製造方法に関する。
良した半導体集積回路の製造方法に関する。
半導体集積回路は集積容量の増大、論理機能の
多様化により、ますます大規模化の傾向にあり、
これに伴ない、半導体素子の微細化はサブミクロ
ン単位まで要求されつつある。そのため、このよ
うな別細化に適した素子間分離技術の改良が強く
求められている。
多様化により、ますます大規模化の傾向にあり、
これに伴ない、半導体素子の微細化はサブミクロ
ン単位まで要求されつつある。そのため、このよ
うな別細化に適した素子間分離技術の改良が強く
求められている。
従来、この微細化に適した技術として半導体素
子間を誘電体で分離する方法が種々提案されてい
る。たとえば(1)、シリコン基板の一部を選択的に
厚いSiO2に変えることにより素子間分離する選
択酸化分離技術（LOCOS法、Isoplaner法）、
(2)、シリコン基板の一部をポーラス化し、さらに
酸化することにより素子間分離する方法（IPOS
法）、(3)、分離すべき個所をＶ字形に異方性エツ
チングし、表面を酸化したのち多結晶シリコンを
埋め込み、その後機械的に研磨し平坦化する方法
（VIP法、Ｖ−ATE法）が知られている。
子間を誘電体で分離する方法が種々提案されてい
る。たとえば(1)、シリコン基板の一部を選択的に
厚いSiO2に変えることにより素子間分離する選
択酸化分離技術（LOCOS法、Isoplaner法）、
(2)、シリコン基板の一部をポーラス化し、さらに
酸化することにより素子間分離する方法（IPOS
法）、(3)、分離すべき個所をＶ字形に異方性エツ
チングし、表面を酸化したのち多結晶シリコンを
埋め込み、その後機械的に研磨し平坦化する方法
（VIP法、Ｖ−ATE法）が知られている。
これらの素子間分離技術はそれぞれ一長一短が
あり、半導体装置の種類に応じて、特徴を生かす
ようにして適用する必要がある。たとえば上記(1)
の選択酸化分離技術はMOS−LSI、パイポーラ
LSI等に適用され、これらの高集積化に最も有効
な技術として考えられているが、この方法は高温
酸化を長時間おこなう必要から、たとえばMOS
−LSIにおいては特性を決めるチヤンネル領域の
幅がサイド酸化によるパターン変形で変化し特性
にバラツキを生ずること、又シリコン基板をエツ
チング後酸化する選択酸化分離法においては、い
わゆるバーズビーク、バーズヘツドが発生し、そ
こでのAl配線の段切れが生ずるおそれがあるこ
と、又、バイポーラLSIにおいては、埋込み層か
らの外方拡散が起り、接合耐圧の低下を招くおそ
れがあることなどの問題がある。
あり、半導体装置の種類に応じて、特徴を生かす
ようにして適用する必要がある。たとえば上記(1)
の選択酸化分離技術はMOS−LSI、パイポーラ
LSI等に適用され、これらの高集積化に最も有効
な技術として考えられているが、この方法は高温
酸化を長時間おこなう必要から、たとえばMOS
−LSIにおいては特性を決めるチヤンネル領域の
幅がサイド酸化によるパターン変形で変化し特性
にバラツキを生ずること、又シリコン基板をエツ
チング後酸化する選択酸化分離法においては、い
わゆるバーズビーク、バーズヘツドが発生し、そ
こでのAl配線の段切れが生ずるおそれがあるこ
と、又、バイポーラLSIにおいては、埋込み層か
らの外方拡散が起り、接合耐圧の低下を招くおそ
れがあることなどの問題がある。
上記(2)のポーラス化による分離法もその後の酸
化による体積変化を起し、これに伴つてシリコン
基板の歪み発生、基板破壊、接合リークの発生等
の問題があり、未だ実用化に至つていない。さら
に上記(3)の分離技術は問題点が表面研磨技術に積
約され、特に加工精度上問題があり、歩留り低下
に基づくコスト高、機械的研磨による素子特性へ
の悪影響等があり、特殊な場合を除き実用化され
ていない。
化による体積変化を起し、これに伴つてシリコン
基板の歪み発生、基板破壊、接合リークの発生等
の問題があり、未だ実用化に至つていない。さら
に上記(3)の分離技術は問題点が表面研磨技術に積
約され、特に加工精度上問題があり、歩留り低下
に基づくコスト高、機械的研磨による素子特性へ
の悪影響等があり、特殊な場合を除き実用化され
ていない。
この発明は上記事情に鑑みてなされたものであ
つて、簡単な工程により平坦で微細な素子分離領
域を形成し得る素子間分離方法を提供することを
目的とする。
つて、簡単な工程により平坦で微細な素子分離領
域を形成し得る素子間分離方法を提供することを
目的とする。
すなわち、この発明は凹溝によつて分離され、
ｎ形不純物を高濃度に含む最上層を具備する複数
層の堆積層を有する島領域を半導体基板上に形成
する工程と；該半導体基板全面に上記凹溝を完全
に埋めつくす程度に半導体層を堆積する工程と；
この半導体層の表面から高濃度のｎ形不純物を拡
散させると同時に、上記最上層中のｎ形不純物を
外方拡散させ、これらの双方の拡散域が互いに重
複するまで拡散を続行する工程と；このｎ形不純
物が高濃度に拡散した半導体層を選択的にエツチ
ングし、上記凹溝内にのみ上記半導体層を残存せ
しめ、島領域間に素子分離領域を形成させる工程
とを具備してなることを特徴とする半導体集積回
路の製造方法を提供するものである。
ｎ形不純物を高濃度に含む最上層を具備する複数
層の堆積層を有する島領域を半導体基板上に形成
する工程と；該半導体基板全面に上記凹溝を完全
に埋めつくす程度に半導体層を堆積する工程と；
この半導体層の表面から高濃度のｎ形不純物を拡
散させると同時に、上記最上層中のｎ形不純物を
外方拡散させ、これらの双方の拡散域が互いに重
複するまで拡散を続行する工程と；このｎ形不純
物が高濃度に拡散した半導体層を選択的にエツチ
ングし、上記凹溝内にのみ上記半導体層を残存せ
しめ、島領域間に素子分離領域を形成させる工程
とを具備してなることを特徴とする半導体集積回
路の製造方法を提供するものである。
以下、この発明をシリコン半導体を用いた場合
の図示の実施例を参照して説明する。
の図示の実施例を参照して説明する。
まず、第１図ａに示す如く、例えば（911）面
を有するシリコン半導体１１の一主面上に、酸化
雰囲気中にてSiO2膜１２を約500Åの厚みに成長
させる。ついで、その上にCVD法によりSi3N4膜
１３を約3000Åの厚みに堆積し、1000℃、N2雰
囲気中にて焼結する。さらに、その上に高濃度の
ｎ型不純物、たとえばりんを含むPSG膜１４を
CVD法により厚み約3000Å堆積する。次に第１
図ｂに示すように写真蝕刻法により素子分離領域
とすべき所定部分のPSG膜１４、Si3N4膜１３お
よびSiO2膜１２を順次エツチング除去し、さら
にKOH系エツチング剤によりシリコン基板１１
を所定の深さ、例えば１μｍに異方性エツチング
し、凹溝１５ａ，１５ｂ並びにこれら凹溝によつ
て分離された島領域１５ｃを形成する。続いて、
たとえば900℃、９気圧の高圧の高圧酸素雰囲気
中にて凹溝１５ａ，１５ｂ表面にSiO2膜１６を
厚さ約2000Åに成長させる。つぎに、第１図ｃに
示すように多結晶シリコン膜１７をCVD法によ
り凹溝１５ａ，１５ｂを含め基板１１表面全体に
堆積させ、かつ該凹溝１５ａ，１５ｂが完全に埋
まる厚み、たとえば1.7μｍに成長させる。つい
で、第１図ｄに示すように1000℃、POCl3雰囲気
中にて、りんを多結晶シリコン層１７表面から拡
散せしめ、n+形不純物層１８を形成させる、こ
のりん拡散処理において、多結晶シリコン層１７
の表面からのりん拡散と同時に、島領域１５ｃの
PSG膜１４からもりんが多結晶シリコン層１７中
に外方拡散し、n+形不純物層１９が形成され
る。しかして、これらn+形不純物層１８とn+形
不純物層１９とが相互に重複するまでに充分に拡
散させる。例えば1000℃で30分、POCl3雰囲気中
にて熱処理する。この熱処理により島領域１５ｃ
上の多結晶シリコンは全体がn+形不純物層に変
化するが凹溝１５ａ，１５ｂ内はn+形化しない
多結晶シリコン層として残存させることができ
る。
を有するシリコン半導体１１の一主面上に、酸化
雰囲気中にてSiO2膜１２を約500Åの厚みに成長
させる。ついで、その上にCVD法によりSi3N4膜
１３を約3000Åの厚みに堆積し、1000℃、N2雰
囲気中にて焼結する。さらに、その上に高濃度の
ｎ型不純物、たとえばりんを含むPSG膜１４を
CVD法により厚み約3000Å堆積する。次に第１
図ｂに示すように写真蝕刻法により素子分離領域
とすべき所定部分のPSG膜１４、Si3N4膜１３お
よびSiO2膜１２を順次エツチング除去し、さら
にKOH系エツチング剤によりシリコン基板１１
を所定の深さ、例えば１μｍに異方性エツチング
し、凹溝１５ａ，１５ｂ並びにこれら凹溝によつ
て分離された島領域１５ｃを形成する。続いて、
たとえば900℃、９気圧の高圧の高圧酸素雰囲気
中にて凹溝１５ａ，１５ｂ表面にSiO2膜１６を
厚さ約2000Åに成長させる。つぎに、第１図ｃに
示すように多結晶シリコン膜１７をCVD法によ
り凹溝１５ａ，１５ｂを含め基板１１表面全体に
堆積させ、かつ該凹溝１５ａ，１５ｂが完全に埋
まる厚み、たとえば1.7μｍに成長させる。つい
で、第１図ｄに示すように1000℃、POCl3雰囲気
中にて、りんを多結晶シリコン層１７表面から拡
散せしめ、n+形不純物層１８を形成させる、こ
のりん拡散処理において、多結晶シリコン層１７
の表面からのりん拡散と同時に、島領域１５ｃの
PSG膜１４からもりんが多結晶シリコン層１７中
に外方拡散し、n+形不純物層１９が形成され
る。しかして、これらn+形不純物層１８とn+形
不純物層１９とが相互に重複するまでに充分に拡
散させる。例えば1000℃で30分、POCl3雰囲気中
にて熱処理する。この熱処理により島領域１５ｃ
上の多結晶シリコンは全体がn+形不純物層に変
化するが凹溝１５ａ，１５ｂ内はn+形化しない
多結晶シリコン層として残存させることができ
る。
次に前記n+形多結晶シリコン層が、不純物を
含まない多結晶シリコンに比較して早くエツチン
グされる手段、例えばI2＋HF＋CH3COOH混液
等の適当なエツチング剤による方法、プラズマエ
ツチング法、反応性イオンエツチング法等を用い
て、n+形多結晶シリコン層１８，１９を優先的
にエツチング除去し、第１図ｅに示すように凹溝
１５ａ，１５ｂ内にのみ多結晶シリコン層１７
ａ，１７ｂを残す。次に、第１図ｆに示すように
PSG膜１４をエツチング除去したのち、酸素雰囲
気中、1100℃の高温にてSi3N4膜１３をマスクと
して、凹溝１５ａ，１５ｂ内に残存している多結
晶シリコン層１７ａ，１７ｂ表面を選択酸化し、
約4000ÅのSiO2膜２１を形成する。ついで、
Si2N4膜１３を除去し、SiO2膜１２も除去して少
なくとも１個のpn接合を島領域１５ｃ内に形成
し、所望の半導体装置を形成するための工程に進
む。たとえば第１図ｇはMOSトランジスタを島
領域１５ｃ内に形成した態様を示している。同図
中、２２は酸化絶縁膜、２３はソース、２４はド
レイン、２５はゲート酸化膜、２６は多結晶シリ
コンゲート電極、２７はソース電極、２８はドレ
イン電極であり、これらは従来同様の手段により
形成し得る。
含まない多結晶シリコンに比較して早くエツチン
グされる手段、例えばI2＋HF＋CH3COOH混液
等の適当なエツチング剤による方法、プラズマエ
ツチング法、反応性イオンエツチング法等を用い
て、n+形多結晶シリコン層１８，１９を優先的
にエツチング除去し、第１図ｅに示すように凹溝
１５ａ，１５ｂ内にのみ多結晶シリコン層１７
ａ，１７ｂを残す。次に、第１図ｆに示すように
PSG膜１４をエツチング除去したのち、酸素雰囲
気中、1100℃の高温にてSi3N4膜１３をマスクと
して、凹溝１５ａ，１５ｂ内に残存している多結
晶シリコン層１７ａ，１７ｂ表面を選択酸化し、
約4000ÅのSiO2膜２１を形成する。ついで、
Si2N4膜１３を除去し、SiO2膜１２も除去して少
なくとも１個のpn接合を島領域１５ｃ内に形成
し、所望の半導体装置を形成するための工程に進
む。たとえば第１図ｇはMOSトランジスタを島
領域１５ｃ内に形成した態様を示している。同図
中、２２は酸化絶縁膜、２３はソース、２４はド
レイン、２５はゲート酸化膜、２６は多結晶シリ
コンゲート電極、２７はソース電極、２８はドレ
イン電極であり、これらは従来同様の手段により
形成し得る。
この第１図ｇの例から明らかな如く、島領域内
に形成されたpn接合はその終端が凹溝１５ａ，
１５ｂの側面まで達している。したがつて、この
方法により接合容量等の低減を図ることが可能と
なる。
に形成されたpn接合はその終端が凹溝１５ａ，
１５ｂの側面まで達している。したがつて、この
方法により接合容量等の低減を図ることが可能と
なる。
本発明に係わる半導体素子間の分離法による利
点は以下の通りである。
点は以下の通りである。
(イ) 従来のＶ字形エツチングによる分離法の如き
機械的研磨技術を用いることなく、簡単な化学
的エツチング法により平坦化するから歩留りの
向上、製造費節減を図ることができるとともに
素子特性への悪影響がない。
機械的研磨技術を用いることなく、簡単な化学
的エツチング法により平坦化するから歩留りの
向上、製造費節減を図ることができるとともに
素子特性への悪影響がない。
(ロ) 選択酸化分離技術のような高温での長時間の
熱処理を必要としないため素子間分離工程前の
不純物拡散層の再分布をほとんど無視すること
ができる。
熱処理を必要としないため素子間分離工程前の
不純物拡散層の再分布をほとんど無視すること
ができる。
(ハ) 選択酸化分離技術のように厚い酸化膜を選択
的に成長する必要もないため、パターン変形も
生ぜず、かつ、異方性エツチングを採用してい
るため、ほぼマスク寸法で島領域が規定され、
MOS集積回路におけるチンネル幅を設計値ど
おりに実現できる。
的に成長する必要もないため、パターン変形も
生ぜず、かつ、異方性エツチングを採用してい
るため、ほぼマスク寸法で島領域が規定され、
MOS集積回路におけるチンネル幅を設計値ど
おりに実現できる。
(ニ) 誘電体分離法の特徴である接合容量の低減、
集積度の向上、配線の浮遊容量の低減等も従来
同様に兼備することができる。
集積度の向上、配線の浮遊容量の低減等も従来
同様に兼備することができる。
なお、上記実施例においてはｎ型不純物を外方
拡散させるため、島領域の最上層としてPSG膜を
用いた場合について説明したが、その他、りんと
ヒ素又はヒ素のみを高濃度に添加した多結晶シリ
コン膜、あるいはアモーフアスシリコン膜を用い
てもよい。さらに、n+形多結晶シリコン層１
８，１９を選択的に除去する場合、n+形不純物
高濃度多結晶シリコン膜の酸化速度が不純物無添
加多結晶シリコン膜の場合と比較して非常に速い
ことを利用し、低温高圧下でn+形多結晶シリコ
ンを繰り返し酸化除去することにより平坦化する
ことも可能である。第２図は850℃、900℃、1000
℃における多結晶シリコンの酸化速度のりん濃度
依存性を示している。なお、同図中エツチング速
度比とは（りんドープ層のエツチング速度）／
（非ドープ層のエツチング速度）を意味する。こ
の第２図から明らかな如く、りん濃度が1021cm-3
の場合、850℃の条件下で約６倍の酸化エツチン
グ速度を以つて多結晶シリコン膜を選択的にエツ
チングすることができる。
拡散させるため、島領域の最上層としてPSG膜を
用いた場合について説明したが、その他、りんと
ヒ素又はヒ素のみを高濃度に添加した多結晶シリ
コン膜、あるいはアモーフアスシリコン膜を用い
てもよい。さらに、n+形多結晶シリコン層１
８，１９を選択的に除去する場合、n+形不純物
高濃度多結晶シリコン膜の酸化速度が不純物無添
加多結晶シリコン膜の場合と比較して非常に速い
ことを利用し、低温高圧下でn+形多結晶シリコ
ンを繰り返し酸化除去することにより平坦化する
ことも可能である。第２図は850℃、900℃、1000
℃における多結晶シリコンの酸化速度のりん濃度
依存性を示している。なお、同図中エツチング速
度比とは（りんドープ層のエツチング速度）／
（非ドープ層のエツチング速度）を意味する。こ
の第２図から明らかな如く、りん濃度が1021cm-3
の場合、850℃の条件下で約６倍の酸化エツチン
グ速度を以つて多結晶シリコン膜を選択的にエツ
チングすることができる。
第１図ａ〜ｇは本発明に係わる素子間分離法を
工程順に示す半導体装置の要部断面図、第２図は
多結晶シリコンの酸化速度とりん濃度との関係を
示す線図である。 図中、１１……シリコン半導体、１２……
SiO2膜、１３……Si3N4膜、１４……PSG膜、１
５ａ，１５ｂ……凹溝、１６……SiO2膜、１７
……多結晶シリコン膜、１８……n+形不純物
層、１９……n+形不純物層、２１……SiO2膜、
２２……酸化絶縁膜、２３……ソース、２４……
ドレイン、２５……ゲート酸化膜、２６……ゲー
ト電極、２７……ソース電極、２８……ドレイン
電極。
工程順に示す半導体装置の要部断面図、第２図は
多結晶シリコンの酸化速度とりん濃度との関係を
示す線図である。 図中、１１……シリコン半導体、１２……
SiO2膜、１３……Si3N4膜、１４……PSG膜、１
５ａ，１５ｂ……凹溝、１６……SiO2膜、１７
……多結晶シリコン膜、１８……n+形不純物
層、１９……n+形不純物層、２１……SiO2膜、
２２……酸化絶縁膜、２３……ソース、２４……
ドレイン、２５……ゲート酸化膜、２６……ゲー
ト電極、２７……ソース電極、２８……ドレイン
電極。
Claims (1)
- 【特許請求の範囲】 １ 凹溝によつて分離され、ｎ形不純物を高濃度
に含む最上層を具備する複数層の堆積層を有する
島領域を半導体基板上に形成する工程と；該半導
体基板全面に上記凹溝を完全に埋めつくす程度に
半導体層を堆積する工程と；この半導体層の表面
から高濃度のｎ形不純物を拡散させると同時に、
上記最上層中のｎ形不純物を外方拡散させ、これ
らの双方の拡散域が互いに重複するまで拡散を続
行する工程と；このｎ形不純物が高濃度に拡散し
た半導体層を選択的にエツチングし、上記凹溝内
にのみ上記半導体層を残存せしめ、島領域間に素
子分離領域を形成させる工程とを具備してなるこ
とを特徴とする半導体集積回路の製造方法。 ２ 素子分離領域によつて分離された島領域内に
少なくとも１つのpn接合を形成することを特徴
とする特許請求の範囲第１項記載の製造方法。 ３ pn接合の少なくとも一部が凹溝の側面にて
終端している特許請求の範囲第２項記載の製造方
法。 ４ 最上層がりん又はヒ素を含むSiO2膜、多結
晶シリコン膜およびシリコンアモーフアス膜から
選ばれる一種である特許請求の範囲第１項記載の
製造方法。 ５ 半導体層の表面から拡散された不純物がりん
およびヒ素から選ばれる一種である特許請求の範
囲第１項記載の製造方法。 ６ 島領域の形成工程が半導体基板の一主面に窒
化シリコン膜を堆積する工程と、該窒化シリコン
膜上にりん又はヒ素を高濃度に含むSiO2膜を堆
積する工程と、該SiO2膜、窒化シリコン膜およ
び半導体基板主面の一部をエツチングして凹溝を
形成する工程と、酸化雰囲気中にて凹溝内表面を
酸化する工程とからなり；凹溝内に堆積される半
導体層がシリコン層からなり、該半導体層の表面
から拡散されるｎ形不純物がりんであつて、さら
に、上記SiO2膜を除去したのち、上記凹溝内の
シリコン層表面を酸化し、ついで上記窒化シリコ
ン膜を除去する工程を含むことを特徴とする特許
請求の範囲第１項記載の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175293A JPS5799754A (en) | 1980-12-12 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
| DE19813129558 DE3129558A1 (de) | 1980-07-28 | 1981-07-27 | Verfahren zur herstellung einer integrierten halbleiterschaltung |
| US06/507,557 US4507849A (en) | 1980-07-28 | 1983-06-24 | Method of making isolation grooves by over-filling with polycrystalline silicon having a difference in impurity concentration inside the grooves followed by etching off the overfill based upon this difference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175293A JPS5799754A (en) | 1980-12-12 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799754A JPS5799754A (en) | 1982-06-21 |
| JPS628025B2 true JPS628025B2 (ja) | 1987-02-20 |
Family
ID=15993575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175293A Granted JPS5799754A (en) | 1980-07-28 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799754A (ja) |
-
1980
- 1980-12-12 JP JP55175293A patent/JPS5799754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799754A (en) | 1982-06-21 |
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