JPS628024B2 - - Google Patents
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- JPS628024B2 JPS628024B2 JP55175292A JP17529280A JPS628024B2 JP S628024 B2 JPS628024 B2 JP S628024B2 JP 55175292 A JP55175292 A JP 55175292A JP 17529280 A JP17529280 A JP 17529280A JP S628024 B2 JPS628024 B2 JP S628024B2
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- layer
- semiconductor
- groove
- element isolation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Element Separation (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
この発明は半導体素子分離領域の形成方法を改
良した半導体集積回路の製造方法に関する。
良した半導体集積回路の製造方法に関する。
半導体集積回路は集積容量の増大、論理機能の
多様化により、ますます大規模化の傾向にあり、
これに伴ない、半導体素子の微細化はサブミクロ
ン単位まで要求されつつある。そのため、このよ
うな微細化に適した素子間分離技術の改良が強く
求められている。
多様化により、ますます大規模化の傾向にあり、
これに伴ない、半導体素子の微細化はサブミクロ
ン単位まで要求されつつある。そのため、このよ
うな微細化に適した素子間分離技術の改良が強く
求められている。
従来、この微細化に適した技術として半導体素
子間を誘電体で分離する方法が種々提案されてい
る。たとえば(1)、シリコン基板の一部を選択的に
厚いSiO2に変えることにより素子間分離する選
択酸化分離技術（LOCOS法、Isoplaner法）、
(2)、シリコン基板の一部をポーラス化し、さらに
酸化することにより素子間分離する方法（IPOS
法）(3)、分離すべき個所をＶ字形に異方性エツチ
ングし、表面を酸化したのち多結晶シリコンを埋
め込み、その後機械的に研磨し平坦化する方法
（VIP法、Ｖ−ATE法）が知られている。
子間を誘電体で分離する方法が種々提案されてい
る。たとえば(1)、シリコン基板の一部を選択的に
厚いSiO2に変えることにより素子間分離する選
択酸化分離技術（LOCOS法、Isoplaner法）、
(2)、シリコン基板の一部をポーラス化し、さらに
酸化することにより素子間分離する方法（IPOS
法）(3)、分離すべき個所をＶ字形に異方性エツチ
ングし、表面を酸化したのち多結晶シリコンを埋
め込み、その後機械的に研磨し平坦化する方法
（VIP法、Ｖ−ATE法）が知られている。
これらの素子間分離技術はそれぞれ一長一短が
あり、半導体装置の種類に応じて、特徴を生かす
ようにして適用する必要がある。たとえば上記(1)
の選択酸化分離技術はMOS−LSI、バイポーラ
LSI等に適用され、これらの高集積化に最も有効
な技術として考えられているが、この方法は高温
酸化を長時間おこなう必要から、たとえばMOS
−LSIにおいては特性を決めるチヤンネル領域の
幅がサイド酸化によるパターン変形で変化し特性
にバラツキを生ずること、又シリコン基板をエツ
チング後酸化する選択酸化分離法においては、い
わゆるバーズビーク、バーズヘツドが発生し、そ
こでのAl配線の段切れが生ずるおそれがあるこ
と、又、バイポーラLSIにおいては、埋込み層か
らの外方拡散が起り、接合耐圧の低下を招くおそ
れがあることなどの問題がある。
あり、半導体装置の種類に応じて、特徴を生かす
ようにして適用する必要がある。たとえば上記(1)
の選択酸化分離技術はMOS−LSI、バイポーラ
LSI等に適用され、これらの高集積化に最も有効
な技術として考えられているが、この方法は高温
酸化を長時間おこなう必要から、たとえばMOS
−LSIにおいては特性を決めるチヤンネル領域の
幅がサイド酸化によるパターン変形で変化し特性
にバラツキを生ずること、又シリコン基板をエツ
チング後酸化する選択酸化分離法においては、い
わゆるバーズビーク、バーズヘツドが発生し、そ
こでのAl配線の段切れが生ずるおそれがあるこ
と、又、バイポーラLSIにおいては、埋込み層か
らの外方拡散が起り、接合耐圧の低下を招くおそ
れがあることなどの問題がある。
上記(2)のポーラス化による分離法もその後の酸
化による体積変化を起し、これに伴つてシリコン
基板の歪み発生、基板破壊、接合リークの発生等
の問題があり、未だ実用化に至つていない。さら
に上記(3)の分離技術は問題点が表面研磨技術に集
約され、等に加工精度上問題があり、歩留り低下
に基づくコスト高、機械的研磨による素子特性へ
の悪影響等があり、特殊な場合を除き実用化され
ていない。
化による体積変化を起し、これに伴つてシリコン
基板の歪み発生、基板破壊、接合リークの発生等
の問題があり、未だ実用化に至つていない。さら
に上記(3)の分離技術は問題点が表面研磨技術に集
約され、等に加工精度上問題があり、歩留り低下
に基づくコスト高、機械的研磨による素子特性へ
の悪影響等があり、特殊な場合を除き実用化され
ていない。
この発明は上記事情な鑑みてなされたものであ
つて、簡単な工程により平坦で微細な素子分離領
域を形成し得る素子間分離方法を提供することを
目的とする。
つて、簡単な工程により平坦で微細な素子分離領
域を形成し得る素子間分離方法を提供することを
目的とする。
すなわち、この発明は半導体基板上に、第１の
導電形の半導体層をエピタキシル成長する工程
と；該半導体層表面に不純物を高濃度に含む最上
層を具備する複数の特性の異なる堆積層を形成す
る工程と；分離領域となるべき個所の前記堆積層
を選択的に除去する工程と；上記堆積層をマスク
として、上記第１の導電形の半導体層を貫通する
凹溝を形成せしめ、その間に島領域を形成する工
程と；上面全体に上記凹溝を完全に埋めつくす程
度に素子間分離用半導体層を堆積する工程と；該
素子間分離用半導体層の表面から不純物を高濃度
に拡散させると同時に上記最上層中の不純物を外
方拡散させ、これら双方からの拡散域が互いに重
複するまで拡散を続行する工程と；この不純物が
高濃度に拡散した素子間分離用半導体層を選択的
にエツチングし、上記凹溝内にのみ上記素子間分
離用半導体層を残存せしめ、島領域間に素子分離
領域を形成する工程と；該島領域内に半導体素子
を構成するためのpn接合を少なくとも１以上形
成する工程とを具備してなる半導体集積回路の製
造方法を提供するものである。
導電形の半導体層をエピタキシル成長する工程
と；該半導体層表面に不純物を高濃度に含む最上
層を具備する複数の特性の異なる堆積層を形成す
る工程と；分離領域となるべき個所の前記堆積層
を選択的に除去する工程と；上記堆積層をマスク
として、上記第１の導電形の半導体層を貫通する
凹溝を形成せしめ、その間に島領域を形成する工
程と；上面全体に上記凹溝を完全に埋めつくす程
度に素子間分離用半導体層を堆積する工程と；該
素子間分離用半導体層の表面から不純物を高濃度
に拡散させると同時に上記最上層中の不純物を外
方拡散させ、これら双方からの拡散域が互いに重
複するまで拡散を続行する工程と；この不純物が
高濃度に拡散した素子間分離用半導体層を選択的
にエツチングし、上記凹溝内にのみ上記素子間分
離用半導体層を残存せしめ、島領域間に素子分離
領域を形成する工程と；該島領域内に半導体素子
を構成するためのpn接合を少なくとも１以上形
成する工程とを具備してなる半導体集積回路の製
造方法を提供するものである。
以下、この発明をシリコン基板を用いたバイポ
ーラ集積回路の実施例を、図面を参照して説明す
る。
ーラ集積回路の実施例を、図面を参照して説明す
る。
まず、第１図ａに示す如く、例えば（911）面
を有するｐ形シリコン半導体基板１の一主面上に
高濃度ｎ形不純物を有する埋込み層２を形成し、
つづいてその表面にｎ形エピタキシヤル層３を通
常のエピタキシヤル成長法を用いて形成する。次
に第１図ｂに示すように、このエピタキシヤル層
３の表面に酸化雰囲気中にてSiO2膜４を約500Å
成長させたのち、その上にCVD法によりSi3N4膜
５を約3000Å堆積し、1000℃、N2雰囲気中にて
焼結する。つづいて、その上に高濃度のｎ型不純
物、たとえばりんを含むPSG膜６をCVD法によ
り約3000Å堆積する。次に第１図ｃに示すように
写真蝕刻法により、分離領域となるべき部分の
PSG膜６、Si3N4膜５およびSiO2膜４をエツチン
グ除去し、さらにKOH系エツチング剤を用いて
エピタキシヤル層３を貫通する深さにＶ字形に異
方性エツチングし、Ｖ溝７ａ，７ｂおよびその間
に島領域７ｃを形成する。つづいて、900℃、９
気圧の高圧酸素雰囲気中にてこのＶ溝７ａ，７ｂ
表面にSiO2膜８を約2000Å成長させたのち、第
１図ｄに示すように多結晶シリコン膜９をCVD
法により凹溝７ａ，７ｂを含め基板１表面全体に
堆積させ、これを該凹溝７ａ，７ｂが完全に埋ま
るような厚みに成長させる。
を有するｐ形シリコン半導体基板１の一主面上に
高濃度ｎ形不純物を有する埋込み層２を形成し、
つづいてその表面にｎ形エピタキシヤル層３を通
常のエピタキシヤル成長法を用いて形成する。次
に第１図ｂに示すように、このエピタキシヤル層
３の表面に酸化雰囲気中にてSiO2膜４を約500Å
成長させたのち、その上にCVD法によりSi3N4膜
５を約3000Å堆積し、1000℃、N2雰囲気中にて
焼結する。つづいて、その上に高濃度のｎ型不純
物、たとえばりんを含むPSG膜６をCVD法によ
り約3000Å堆積する。次に第１図ｃに示すように
写真蝕刻法により、分離領域となるべき部分の
PSG膜６、Si3N4膜５およびSiO2膜４をエツチン
グ除去し、さらにKOH系エツチング剤を用いて
エピタキシヤル層３を貫通する深さにＶ字形に異
方性エツチングし、Ｖ溝７ａ，７ｂおよびその間
に島領域７ｃを形成する。つづいて、900℃、９
気圧の高圧酸素雰囲気中にてこのＶ溝７ａ，７ｂ
表面にSiO2膜８を約2000Å成長させたのち、第
１図ｄに示すように多結晶シリコン膜９をCVD
法により凹溝７ａ，７ｂを含め基板１表面全体に
堆積させ、これを該凹溝７ａ，７ｂが完全に埋ま
るような厚みに成長させる。
ついで、同じく第１図ｄに示すように1000℃、
POCl3雰囲気中にて、りんを多結晶シリコン層９
表面から拡散せしめ、n+形不純物層１０を形成
させる。このりん拡散処理において多結晶シリコ
ン層９の表面からのりん拡散と同時に島領域７ｃ
のPSG膜６からも、りんが多結晶シリコン層９中
に外方拡散し、n+形不純物層１１が形成され
る。しかして、これらn+形不純物層１０および
１１が相互に重複するまで充分に拡散させる。例
えば1000℃で30分、POCl3雰囲気中にて熱処理す
る。この熱処理により島領域７ｃ上の多結晶シリ
コンは全体がn+形不純物層に変化するが凹溝７
ａ，７ｂ内にはn+形化しない多結晶シリコン層
を残存させることができる。
POCl3雰囲気中にて、りんを多結晶シリコン層９
表面から拡散せしめ、n+形不純物層１０を形成
させる。このりん拡散処理において多結晶シリコ
ン層９の表面からのりん拡散と同時に島領域７ｃ
のPSG膜６からも、りんが多結晶シリコン層９中
に外方拡散し、n+形不純物層１１が形成され
る。しかして、これらn+形不純物層１０および
１１が相互に重複するまで充分に拡散させる。例
えば1000℃で30分、POCl3雰囲気中にて熱処理す
る。この熱処理により島領域７ｃ上の多結晶シリ
コンは全体がn+形不純物層に変化するが凹溝７
ａ，７ｂ内にはn+形化しない多結晶シリコン層
を残存させることができる。
次に前記n+形多結晶シリコン層が、不純物を
含まない多結晶シリコンに比較して早くエツチン
グされる手段、例えばI2＋HF＋CH3COOH混液
等の適当なエツチング剤による方法、プラズマエ
ツチング法、反応性イオンエツチング法等を用い
て、n+形多結晶シリコン層１０，１１を優先的
にエツチング除去し、第１図ｅに示すように凹溝
７ａ，７ｂ内にのみ多結晶シリコン層９ａ，９ｂ
を残す。次に、第１図ｆに示すようにPSG膜６を
エツチング除去したのち、酸素雰囲気中、1100℃
の高温にてSi3N4膜５をマスクとして、凹溝７
ａ，７ｂ内に残存している多結晶シリコン層９
ａ，９ｂ表面を選択酸化し、約4000ÅのSiO2膜
１２を形成する。ついで、第１図ｇに示すように
Si3N4５および上記SiO2膜１２を除去したのち、
全面に酸化膜１３を成長させ、次に少なくとも１
個のpn接合を島領域７ｃ内に形成し、所望の半
導体装置を形成するための工程に進む。たとえば
第１図ｈはバイポーラ集積回路を形成した態様を
示しており、１４はエミツタ、１５はコレクタコ
ンタクト、１６はベースである。
含まない多結晶シリコンに比較して早くエツチン
グされる手段、例えばI2＋HF＋CH3COOH混液
等の適当なエツチング剤による方法、プラズマエ
ツチング法、反応性イオンエツチング法等を用い
て、n+形多結晶シリコン層１０，１１を優先的
にエツチング除去し、第１図ｅに示すように凹溝
７ａ，７ｂ内にのみ多結晶シリコン層９ａ，９ｂ
を残す。次に、第１図ｆに示すようにPSG膜６を
エツチング除去したのち、酸素雰囲気中、1100℃
の高温にてSi3N4膜５をマスクとして、凹溝７
ａ，７ｂ内に残存している多結晶シリコン層９
ａ，９ｂ表面を選択酸化し、約4000ÅのSiO2膜
１２を形成する。ついで、第１図ｇに示すように
Si3N4５および上記SiO2膜１２を除去したのち、
全面に酸化膜１３を成長させ、次に少なくとも１
個のpn接合を島領域７ｃ内に形成し、所望の半
導体装置を形成するための工程に進む。たとえば
第１図ｈはバイポーラ集積回路を形成した態様を
示しており、１４はエミツタ、１５はコレクタコ
ンタクト、１６はベースである。
この第１図ｈの例から明らかな如く、島領域７
ｃ内に形成されたpn接合はその終端が凹溝７
ａ，７ｂの側面まで達している。したがつて、こ
の方法により接合容量等の低減を図ることが可能
となる。
ｃ内に形成されたpn接合はその終端が凹溝７
ａ，７ｂの側面まで達している。したがつて、こ
の方法により接合容量等の低減を図ることが可能
となる。
本発明に係わる半導体素子間の分離法による利
点は以下の通りである。
点は以下の通りである。
(イ) 従来のＶ字形エツチングによる分離法の如き
機械的研磨技術を用いることなく、簡単な化学
的エツチング法により平坦化するから歩留りの
向上、製造費節減も図ることができるとともに
素子特性への悪影響がない。
機械的研磨技術を用いることなく、簡単な化学
的エツチング法により平坦化するから歩留りの
向上、製造費節減も図ることができるとともに
素子特性への悪影響がない。
(ロ) 選択酸化分離技術のような高温での長時間の
熱処理を必要としないため素子間分離工程前の
不純物拡散層の再分布をほとんど無視すること
ができる。
熱処理を必要としないため素子間分離工程前の
不純物拡散層の再分布をほとんど無視すること
ができる。
(ハ) 選択酸化分離技術のように厚い酸化膜を選択
的に成長する必要もないため、パターン変形も
生ぜず、かつ、異方性エツチングを採用してい
るため、ほぼマスク寸法で島領域が規定され、
バイポーラ集積回路あるいはSOSの如くエピタ
キシヤル層を有する素子の分離を設計値どおり
に実現できる。
的に成長する必要もないため、パターン変形も
生ぜず、かつ、異方性エツチングを採用してい
るため、ほぼマスク寸法で島領域が規定され、
バイポーラ集積回路あるいはSOSの如くエピタ
キシヤル層を有する素子の分離を設計値どおり
に実現できる。
(ニ) 誘電体分離法の特徴である接合容量の低減、
集積度の向上、配線の浮遊容量の低減等も従来
同様に兼備することができる。
集積度の向上、配線の浮遊容量の低減等も従来
同様に兼備することができる。
なお、上記実施例においてはｎ型不純物を外方
拡散させるため、島領域の最上層としてPSG膜を
用いた場合について説明したが、その他、りん又
はヒ素を高濃度に添加した多結晶シリコン膜、あ
るいはアモーフアスシリコン膜を用いてもよい。
さらに、n+形多結晶シリコン層１８，１９を選
択的に除去する場合、不純物高濃度多結晶シリコ
ン膜の酸化速度が不純物無添加多結晶シリコン膜
の場合と比較して非常に速いことを利用し、低温
高圧下で高不純物濃度の多結晶シリコンを繰り返
して酸化除去することにより平坦化することも可
能である。
拡散させるため、島領域の最上層としてPSG膜を
用いた場合について説明したが、その他、りん又
はヒ素を高濃度に添加した多結晶シリコン膜、あ
るいはアモーフアスシリコン膜を用いてもよい。
さらに、n+形多結晶シリコン層１８，１９を選
択的に除去する場合、不純物高濃度多結晶シリコ
ン膜の酸化速度が不純物無添加多結晶シリコン膜
の場合と比較して非常に速いことを利用し、低温
高圧下で高不純物濃度の多結晶シリコンを繰り返
して酸化除去することにより平坦化することも可
能である。
第１図ａ〜ｈは本発明に係わる素子間分離法を
工程順に示す半導体装置の断面図である。 図中、１……基板、２……埋込み層、３……ｎ
形エピタキシヤル層、４……SiO2膜、５……
Si3N4膜、６……PSG膜、７ａ，７ｂ……Ｖ溝、
７ｃ……島領域、８……SiO2膜、９，９ａ，９
ｂ……多結晶シリコン膜、１０，１１……n+形
不純物層、１２，１３……SiO2膜、１４……エ
ミツタ、１５……コレクタコンタクト、１６……
ベース。
工程順に示す半導体装置の断面図である。 図中、１……基板、２……埋込み層、３……ｎ
形エピタキシヤル層、４……SiO2膜、５……
Si3N4膜、６……PSG膜、７ａ，７ｂ……Ｖ溝、
７ｃ……島領域、８……SiO2膜、９，９ａ，９
ｂ……多結晶シリコン膜、１０，１１……n+形
不純物層、１２，１３……SiO2膜、１４……エ
ミツタ、１５……コレクタコンタクト、１６……
ベース。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に、第１の導電形の半導体層を
エピタキシル成長する工程と；該半導体層表面に
不純物を高濃度に含む最上層を具備する複数の特
性の異なる堆積層を形成する工程と；分離領域と
なるべき個所の前記堆積層を選択的に除去する工
程と；上記堆積層をマスクとして、上記第１の導
電形の半導体層を貫通する凹溝を形成せしめ、そ
の間に島領域を形成する工程と；上面全体に上記
凹溝を完全に埋めつくす程度に素子間分離用半導
体層を堆積する工程と；該素子間分離用半導体層
の表面から不純物を高濃度に拡散させると同時に
上記最上層中の不純物を外方拡散させ、これら双
方からの拡散域が互いに重複するまで拡散を続行
する工程と；この不純物が高濃度に拡散した素子
間分離用半導体層を選択的にエツチングし、上記
凹溝内にのみ上記素子間分離用半導体層を残存せ
しめ、島領域間に素子分離領域を形成する工程
と；該島領域内に半導体素子を構成するための
pn接合を少なくとも１つ以上形成する工程とを
具備してなる半導体集積回路の製造方法。 ２ 上記基板として、主面上に１以上の第１導電
形の埋込み層を有する第二の導電形半導体基板を
用いる特許請求の範囲第１項記載の製造方法。 ３ pn接合の少なくとも一部が凹溝の側面にて
終端している特許請求の範囲第２項記載の製造方
法。 ４ 最上層がりん又はヒ素を含むSiO2膜、多結
晶シリコン膜およびシリコンアモーフアス膜から
選ばれる一種である特許請求の範囲第１項記載の
製造方法。 ５ 半導体層の表面から拡散された不純物がりん
およびヒ素から選ばれる一種である特許請求の範
囲第１項記載の製造方法。 ６ 半導体基板がｐ形シリコン半導体であつて、
第１の導電形がｎ形であり、堆積層の最上層がｎ
形不純物を高濃度に含み、凹溝内に素子間分離用
半導体層を堆積する工程が、該凹溝内面に予め酸
化層を形成する工程を含み、該素子間分離用半導
体層が多結晶シリコンからなり、該素子間分離用
半導体層の表面から拡散される不純物がりんであ
つて、上記凹溝内にのみ素子間分離用半導体層を
残存せしめる工程に続いて該半導体層の表面を酸
化する工程を含むことを特徴とする特許請求の範
囲第１項記載の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175292A JPS5799753A (en) | 1980-12-12 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
| DE19813129558 DE3129558A1 (de) | 1980-07-28 | 1981-07-27 | Verfahren zur herstellung einer integrierten halbleiterschaltung |
| US06/507,557 US4507849A (en) | 1980-07-28 | 1983-06-24 | Method of making isolation grooves by over-filling with polycrystalline silicon having a difference in impurity concentration inside the grooves followed by etching off the overfill based upon this difference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55175292A JPS5799753A (en) | 1980-12-12 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799753A JPS5799753A (en) | 1982-06-21 |
| JPS628024B2 true JPS628024B2 (ja) | 1987-02-20 |
Family
ID=15993558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55175292A Granted JPS5799753A (en) | 1980-07-28 | 1980-12-12 | Manufacture of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799753A (ja) |
-
1980
- 1980-12-12 JP JP55175292A patent/JPS5799753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799753A (en) | 1982-06-21 |
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