JPH09213655A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09213655A
JPH09213655A JP8021237A JP2123796A JPH09213655A JP H09213655 A JPH09213655 A JP H09213655A JP 8021237 A JP8021237 A JP 8021237A JP 2123796 A JP2123796 A JP 2123796A JP H09213655 A JPH09213655 A JP H09213655A
Authority
JP
Japan
Prior art keywords
film
silicon
refractory metal
metal silicide
wsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8021237A
Other languages
English (en)
Inventor
Yasushi Akasaka
泰志 赤坂
Kazuaki Nakajima
一明 中嶋
Kiyotaka Miyano
清孝 宮野
Kyoichi Suguro
恭一 須黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8021237A priority Critical patent/JPH09213655A/ja
Publication of JPH09213655A publication Critical patent/JPH09213655A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】ゲート耐圧の低下を防止できるポリサイドゲー
トを提供すること。 【解決手段】多結晶シリコン膜４と、この多結晶シリコ
ン膜４上に形成されたＷＳｉx 膜５と、このＷＳｉx 膜
５の表面に形成されたシリコンイオン注入層６とにより
ＷＳｉx ポリサイドゲートを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電極や配線に特徴
がある半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩは素子の微細化により動作速度の
高速化を達成してきたが、微細化に伴って素子や配線の
寄生容量や寄生抵抗の影響によるＲＣ遅延が顕在化し、
ＲＣ遅延が動作速度を律速する主要因になってきてい
る。
【０００３】特に、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）を
用いた半導体装置においては、ゲートのＲＣ遅延を低減
するために、ゲートのシート抵抗を低減することは必須
である。
【０００４】ゲート電極としては、従来より、耐熱性や
耐酸化性に優れ、ゲート酸化膜に欠陥を生じさせること
の少ない、燐拡散された多結晶シリコン膜（多結晶シリ
コンゲート）が用いられてきた。
【０００５】しかし、比抵抗をさらに小さくするため
に、多結晶シリコン膜上にＷＳｉx 膜やＭｏＳｉx 膜等
の高融点金属シリサイド膜を積層したポリサイド構造の
ゲート電極（ポリサイドゲート）が一般的に用いられる
に至っている。
【０００６】ポリサイドゲートは、従来の多結晶シリコ
ンゲートを用いたプロセスの多くの部分を踏襲すること
ができ、また、ゲート酸化膜に接触する部分は従来通り
の多結晶シリコンであるため、ＭＯＳＦＥＴのしきい値
電圧の設定など素子の設計に関わる部分で大きな変更を
必要としないという利点がある。
【０００７】例えば、耐熱性や耐酸化性の点では、Ｍｏ
Ｓｉx 膜やＷＳｉx 膜は、ゲート形成後に加えられると
予想される９５０℃程度の熱工程に十分耐え、酸化した
場合も正規組成（ｘ＝２）より過剰に添加されたＳｉを
消費し、表面にＳｉＯ2 膜を形成し、初期の形状を保つ
という優れた特性を持つ。また、高融点金属シリサイド
膜としては、特に比抵抗が低いＷＳｉx 膜が最近では用
いられることが多くなってきた。
【０００８】ここで、図１５の工程断面図を従って、従
来のＷＳｉx ポリサイドゲートを用いたｎ型ＭＯＳＦＥ
Ｔの製造方法を説明する。
【０００９】まず、図１５（ａ）に示すように、１×１
０16ｃｍ-3程度の濃度でｐ型にドーピングされたシリコ
ン基板１０１を用意し、次に所定の領域に素子分離を構
成する厚さ６００ｎｍ程度のシリコン酸化膜１０２を形
成する。
【００１０】次に同図（ａ）に示すように、シリコン基
板１０１上のシリコン酸化膜１０２が形成されていない
領域に厚さ１０ｎｍ程度の酸化膜１０３を形成する。こ
の酸化膜１０３は、引き続き行なわれるイオン注入の工
程で露出した基板表面に直接イオン注入することで欠陥
を引き起こすことを防ぐ目的と、ＣＭＯＳを形成する場
合にはレジストを形成して異なる型のイオンを打ち分け
る際にシリコン基板１０１をレジストの汚染から守る目
的を兼ねるものである。
【００１１】次に同図（ａ）に示すように、ｎ型ＭＯＳ
ＦＥＴのしきい値電圧を所定の値に合わせるために、基
板表面にｐ型不純物イオン１０４を注入する。このと
き、基板表面を１×１０17ｃｍ-3程度の濃度にするが、
このイオン注入は、所望のトランジスタ特性を得るため
に複数回の、加速やイオン種の異なる注入で構成される
場合がある。また、そのときのイオン種も同導電型のも
のに限らず、必要に応じて逆導電型のものも併せて用い
られる場合がある。
【００１２】次に図１５（ｂ）に示すように、イオン注
入により損傷を受けた酸化膜１０３を剥離し、新たに厚
さ１０ｎｍ程度のゲート酸化膜１０５を形成する。
【００１３】次に同図（ｂ）に示すように、厚さ２００
ｎｍ程度の多結晶シリコン膜１０６を堆積し、この多結
晶シリコン膜１０６にｎ型の不純物を２×１０20ｃｍ-3
程度の濃度になるようにドーピングする。
【００１４】この不純物の型は、希望するしきい値電圧
の値によってはｐ型であっても良いが、一般にｎ型ＭＯ
ＳＦＥＴにおいてはｎ型不純物を用いる。また、ドーピ
ングの方法は、ＡｓまたはＰをイオン注入により導入し
ても良いし、ＰＯＣｌ3 を含む雰囲気中で熱工程を加え
ることによりＰを導入してもよい。また、ＬＰＣＶＤ法
で多結晶シリコン膜１０６を堆積する際にＳｉＨ4 等の
Ｓｉを含むソースガスと同時にＰやＡｓを含むソースガ
スを用いることで同時にドーピングしてもかまわない。
【００１５】次に同図（ｂ）に示すように、スパッタ法
やＣＶＤ法を用いて、厚さ２００ｎｍ程度のＷＳｉx 膜
１０７を堆積する。このとき、ＷＳｉx 膜１０７の組成
は正規組成よりもシリコンリッチ（ｘ＞２）とする。
【００１６】これは、後工程の酸化の際に、まず、ＷＳ
ｉx 膜１０７中に存在する余剰Ｓｉを消費し、表面にＳ
ｉＯ2 を形成しつつ初期の状態を保ち、ＷＳｉx が酸化
されＷの酸化物（ＷＯ3 ）が形成されるのを防止するた
めである。
【００１７】ＷＯ3 が形成される際には大きな体積膨張
を伴うため、ゲート形状を損ない、甚だしい場合にはＷ
Ｓｉx 膜１０７の剥離を招く場合がある（以下、異常酸
化という）。
【００１８】しかし、組成がシリコンリッチになると、
比抵抗が上昇するため、ポリサイドゲートによるシート
抵抗低減という本来の目的を満たすことができなくな
る。これらの事情を考慮し、例えばｘ＝２．６程度の組
成のものを用いるのが一般的である。
【００１９】次に図１５（ｃ）に示すように、フォトリ
ソグラフィ法を用いて多結晶シリコン膜１０６およびＷ
Ｓｉx 膜１０７を所定のゲート電極の形状にパターニン
グする。このゲート電極の最小線幅は今日では０．２５
μｍを下回る場合もある。
【００２０】次に同図（ｃ）に示すように、パターニン
グの際にゲート端に与えられた損傷を回復する目的と、
ゲート端の酸化膜をわずかに厚くして電界集中を緩和す
る目的でゲート電極表面に厚さ１５ｎｍ程度の酸化膜１
０８を形成する。
【００２１】このとき、所望の酸化膜厚を得るために酸
化速度の速い条件で一度に厚い酸化膜１０８を形成する
と、シリコンの供給が追いつかずにＷＳｉx 膜１０７が
酸化され、Ｗのの酸化物（ＷＯ3 ）が形成される場合が
ある。
【００２２】ＷＯ3 が形成されると上述したように異常
酸化の問題が生じるので、異常酸化を防止するために、
はじめに低温での酸化や、ＡｒやＮ2 で希釈した酸化雰
囲気を用いた酸化速度の遅い酸化で薄い酸化膜を形成
し、次に酸化速度の速い酸化に切り替え所望の膜厚を得
るという二段階の酸化を用いることが有効である。
【００２３】次に同図（ｃ）に示すように、３×１０13
ｃｍ-3程度のＡｓイオン１０９をイオン注入し、低濃度
のソース・ドレイン領域１１０を形成する。
【００２４】次に図１５（ｄ）に示すように、全面にＳ
ｉＯ2 、Ｓｉ3 Ｎ4 等の絶縁膜１１１を堆積した後、図
１５（ｅ）に示すように、ＲＩＥなどの異方性エッチン
グを用いてエッチバックすることによりゲート部の両側
にゲート側壁絶縁膜１１２を形成する。
【００２５】次に同図（ｅ）に示すように、ゲート側壁
絶縁膜１１２をマスクとして、３×１０15ｃｍ-3程度の
Ａｓイオン１１３を基板表面に注入して、高濃度のソー
ス・ドレイン領域１１４を形成する。
【００２６】このように２段階の濃度の異なるソース・
ドレイン領域を形成する方法は一般にＬＤＤ（Ｌｉｇｈ
ｉｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれ、電界緩和
領域である低濃度のソース・ドレイン領域１１０を設け
ることで、高エネルギーのキャリア（ｈｏｔ ｃａｒｒ
ｉｅｒ）の発生を抑制し、トランジスタの信頼性を高め
ることを目的としている。
【００２７】この後、通常の方法でソース・ドレイン領
域１１０，１１４に注入したＡｓを活性化するための熱
処理を行なった後、絶縁膜を全面に堆積し、所定の領域
にコンタクトホールを開孔し、さらにＡｌ等を主成分と
する配線を形成することにより、ｎ型ＭＯＳＦＥＴが完
成する。
【００２８】しかしながら、このようなＷＳｉx ポリサ
イドゲートを用いても、素子の微細化に伴い酸化工程に
おいて問題を生じる場合が多くなってきた。
【００２９】すなわち、微細化、つまり、ゲート線幅の
縮小化に伴って、ＷＳｉx 膜１０７中のシリコンの絶対
量が少なくなるために、同一膜厚の酸化でもＷＳｉx 膜
１０７中のシリコン組成比が大きく減少し、Ｓｉ組成比
ｘが化学量論的組成比に近づくため、異常酸化が起きや
すくなるという問題が生じる。
【００３０】図１６に、高融点金属シリサイド膜として
ＷＳｉx 膜を用いた場合の各酸化膜厚ＴOXにおけるゲー
ト線幅と組成比ｘ（Ｓｉ／Ｗ）の関係を示す。ここで
は、ＷＳｉx 膜の初期組成としては典型的な値であるＸ
＝２．６の場合を示してある。また、ＷＳｉx 膜の膜厚
は２００ｎｍで一定である。
【００３１】さらに、深刻な問題は、微細化が進むと、
異常酸化が生じる前に、図１７に示すように、ＷＳｉx
膜１０７の一部が、多結晶シリコン膜１０６中に食い込
み、ゲート酸化膜１０５にまで達成することにより、ゲ
ート耐圧が低下するという問題があった。
【００３２】また、ゲート酸化膜１０５にまで達成しな
い場合でも、ＷＳｉx 膜１０７が多結晶シリコン膜１０
６中に食い込んでいれば、電界集中が生じてゲート耐圧
は劣化するという問題が生じる。
【００３３】
【発明が解決しようとする課題】上述の如く、比抵抗を
より小さくするために、多結晶シリコンゲートに代わっ
て、多結晶シリコン膜上に高融点金属シリサイド膜を積
層した構造であるポリサイドゲートが用いられるように
なってきたが、微細化が進むと、シリサイド表面の酸化
を行なうと、異常酸化が生じたり、高融点金属シリサイ
ド膜の一部が多結晶シリコン膜に食い込み、ゲート耐圧
が低下するなどのゲートの信頼性が低下するという問題
があった。
【００３４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、微細化を進めても、耐
圧の低下を抑制できるシリコン膜上に高融点金属シリサ
イド膜を積層した構造の電極（配線）を有する半導体装
置およびその製造方法を提供することにある。
【００３５】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、シリコン膜と、このシリコン膜
上に形成された高融点金属シリサイド膜と、この高融点
金属シリサイド膜の表面に形成されたシリコンイオン注
入層とからなる配線および電極の少なくとも一方を備え
ていることを特徴とする。
【００３６】また、本発明に係る半導体装置の製造方法
（請求項２）は、シリコン膜上に高融点金属シリサイド
膜を形成し、この高融点金属シリサイド膜の表面にシリ
コンをイオン注入する工程を有する配線および電極の少
なくとも一方を形成する工程と、前記イオン注入の後に
酸化処理を行なう工程とを有することを特徴とする。ま
た、本発明に係る他の半導体装置（請求項３）は、シリ
コン膜と、このシリコン膜上に形成された高融点金属シ
リサイド膜と、この高融点金属シリサイド膜の表面に形
成され、シリコン、前記高融点金属シリサイド膜を構成
する高融点金属および濃度が１×１０21個／ｃｍ3 以上
の酸素からなり、酸化に対して安定な安定層とからなる
配線および電極の少なくとも一方を備えていることを特
徴とする。
【００３７】また、本発明に係る他の半導体装置の製造
方法（請求項４）は、シリコン膜上に高融点金属シリサ
イド膜を形成し、この高融点金属シリサイド膜の表面に
酸素をイオン注入して、酸化に対して安定な安定層を形
成する工程を有する配線および電極の少なくとも一方を
形成する工程と、前記イオン注入の後に酸化処理を行な
う工程とを有することを特徴とする。
【００３８】また、本発明に係る他の半導体装置の製造
方法（請求項５）は、基板上にシリコン膜を形成する工
程と、このシリコン膜上に高融点金属シリサイド膜を形
成する工程と、前記シリコン膜および高融点金属シリサ
イド膜を加工して、配線および電極の少なくとも一方を
形成する工程と、前記加工の前または後に、前記高融点
金属シリサイド膜の表面に酸素をイオン注入して、前記
高融点金属シリサイド膜の表面に酸化に対して安定な安
定層を形成する工程と、前記イオン注入の後に酸化処理
を行なう工程とを有することを特徴とする。
【００３９】また、本発明に係る他の半導体装置の製造
方法（請求項６）は、基板上にシリコン膜を形成する工
程と、このシリコン膜上に高融点金属シリサイド膜を形
成する工程と、前記シリコン膜および高融点金属シリサ
イド膜を加工して、配線および電極の少なくとも一方を
形成する工程と、前記加工の前または後に、前記高融点
金属シリサイド膜上に酸化膜を形成し、この酸化膜を介
して、前記高融点金属シリサイド膜の表面に酸素をイオ
ン注入して、前記高融点金属シリサイド膜の表面に酸化
に対して安定な安定層を形成する工程と、前記イオン注
入の後に酸化処理を行なう工程とを有することを特徴と
する。
【００４０】本発明において、シリコン膜は、多結晶シ
リコン膜でも良いし、あるいはアモルファスシリコン膜
でも良い。
【００４１】［作用］本発明者等は、ポリサイドゲート
を使用した場合に、酸化工程で、高融点金属シリサイド
膜が多結晶シリコン膜中に食い込む原因は、微細化が進
むと、高融点金属シリサイド膜中のシリコンが酸化によ
り容易に消費され、下地の多結晶シリコン膜から高融点
金属シリサイド膜へのシリコンの供給が局所的に起こる
ことにあると考えている。
【００４２】そこで、本発明（請求項１、請求項２）で
は、高融点金属シリサイド膜の表面にシリコンイオン注
入層を形成している。この結果、酸化の際には、シリコ
ンイオン注入層から高融点金属シリサイド膜へのシリコ
ンの供給が起こるため、多結晶シリコン膜から高融点金
属シリサイド膜へのシリコンの供給は抑制される。
【００４３】したがって、本発明によれば、微細化を進
めても、高融点金属シリサイド膜の食い込みを効果的に
防止でき、耐圧の低下を抑制できるようになる。
【００４４】さらに、シリコンイオン注入層は高融点金
属シリサイド膜の表面に形成されていることから、酸化
はシリコンイオン注入層で主に起こり、高融点金属シリ
サイド膜では起こりにくくなる。これにより、酸化工程
における高融点金属シリサイド膜のシリコンの組成変動
は抑制され、所望組成の高融点シリサイド膜を容易に形
成できる。
【００４５】したがって、本発明によれば、正規組成に
近い高融点シリサイド膜を容易に形成でき、これによ
り、微細化を進めても、シート抵抗の低い電極や配線を
実現できるようになる。
【００４６】また、本発明者等の研究によれば、ポリサ
イドゲートを使用した場合に、高融点金属シリサイド膜
の表面に高濃度（１×１０21個／ｃｍ3 以上）の酸素か
らなる層（安定層）を形成すると、酸化はこの安定層で
止まり、高融点金属シリサイド膜の酸化を効果的に防止
できることが分かった。
【００４７】したがって、上記知見に基づいた本発明
（請求項３〜請求項６）によれば、酸化工程の際におけ
る高融点金属シリサイド膜中のシリコンの消費を効果的
に防止できるので、微細化を進めても、高融点金属シリ
サイド膜の食い込みを効果的に防止でき、耐圧の低下を
抑制できるようになる。
【００４８】さらに、高融点金属シリサイド膜中のシリ
コンの消費が防止されることから、組成変動も抑制さ
れ、所望組成の高融点シリサイド膜を容易に形成でき
る。
【００４９】したがって、本発明によれば、正規組成に
近い高融点シリサイド膜を容易に形成でき、これによ
り、微細化を進めても、シート抵抗の低い電極や配線を
実現できるようになる。
【００５０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。
【００５１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を示す工
程断面図である。
【００５２】まず、図１（ａ）に示すように、前述した
従来のｎ型ＭＯＳＦＥＴの製造方法の場合と同様に、ｐ
型シリコン基板１の表面に素子分離絶縁膜２を形成し、
次いでしきい値電圧を調整するためのイオン注入を行な
う。
【００５３】次に同図（ａ）に示すように、ゲート酸化
膜３を形成した後、このゲート酸化膜３上に導電性不純
物を含んだ多結晶シリコン膜４を形成する。
【００５４】次に図１（ｂ）に示すように、多結晶シリ
コン膜４上にＷＳｉx 膜５をスパッタ法やＣＶＤ法等の
成膜法により形成する。このとき、ＷＳｉx 膜５のＳｉ
組成ｘは、２．０以上、望ましくは２．６程度にする。
【００５５】次に図１（ｃ）に示すように、全面にＳｉ
イオンを注入して、ＷＳｉx 膜５の表面にシリコンリッ
チなシリコンイオン注入層６を形成する。
【００５６】例えば、後酸化工程で形成するシリコン酸
化膜７の最終的な膜厚が１０ｎｍの場合には、シリコン
は２．２×１０22ａｔｏｍｓ／ｃｍ2 消費することか
ら、この程度の量のシリコンイオンを注入すれば、組成
変動を招くことなく、ＷＳｉx膜５の上面を酸化できる
ことになる。また、加速エネルギーは、Ｒｐ（飛程）と
ΔＲｐの和がシリコン酸化膜７の最終的な膜厚を大きく
上回らない程度が好ましい。
【００５７】次に図１（ｄ）に示すように、フォトリソ
グラフィ法を用いて、シリコンイオン注入層６、ＷＳｉ
x 膜５、多結晶シリコン膜４を所定のゲート電極の形状
にパターニングする。
【００５８】なお、このパターニング後、ＷＳｉx 膜５
の側面部にもシリコンイオンを例えば３０°〜４５°の
角度をもって斜めにイオン注入しても良く、これによ
り、ＷＳｉx 膜５の側面部にシリコンイオン注入層を形
成し、後で述べるシリコンの供給を調整することができ
る。
【００５９】さらに、ＷＳｉx 膜５の上にシリコン窒化
膜等の膜を積層形成する場合は、ゲート電極パターニン
グ後の酸化工程においてゲート電極側面部のみが露出す
るため、この側壁部のみに予めシリコンイオン注入層を
上記した斜めイオン注入法等により形成しておけば良
い。
【００６０】図１（ｅ）に示すように、上記パターニン
グの際にゲート端に与えられた損傷を回復する目的と、
ゲート端の酸化膜をわずかに厚くして電界集中を緩和す
る目的で、ゲート部表面および基板表面に厚さ１５ｎｍ
程度の酸化膜７を形成する。この後、図１５（ｃ）〜図
１５（ｅ）の従来のｎ型ＭＯＳＦＥＴの工程と同様に、
低濃度の浅いソース・ドレイン領域、ゲート側壁絶縁
膜、高濃度の深いソース・ドレイン領域を形成し、ソー
ス・ドレイン領域に注入した不純物の活性化を行なった
後、絶縁膜を全面に堆積し、所定の領域にコンタクトホ
ールを開孔し、最後に、Ａｌ等を主成分とする配線を形
成することにより、ｎ型ＭＯＳＦＥＴが完成する。
【００６１】本発明者等は、ポリサイドゲートを使用し
た場合に、酸化工程で、高融点金属シリサイド膜が多結
晶シリコン膜中に食い込む原因は、微細化が進むと、高
融点金属シリサイド膜中のシリコンが酸化により容易に
消費され、下地の多結晶シリコン膜から高融点金属シリ
サイド膜へのシリコンの供給が局所的に起こることにあ
ると考えている。
【００６２】そこで、本実施形態では、ＷＳｉx 膜５の
表面にシリコンイオン注入層６を形成している。この結
果、図１（ｅ）の工程の酸化の際には、シリコンイオン
注入層６からＷＳｉx 膜５へのシリコンの供給が起こる
ため、多結晶シリコン膜４からＷＳｉx 膜５へのシリコ
ンの供給は抑制される。
【００６３】したがって、本実施形態によれば、微細化
を進めても、ＷＳｉx 膜５の食い込みを効果的に防止で
き、ゲート耐圧の低下を抑制でき、ゲートの信頼性を向
上することが可能となる。
【００６４】さらに、シリコンイオン注入層６はＷＳｉ
x 膜５の表面に形成されていることから、酸化はシリコ
ンイオン注入層６で主に起こり、ＷＳｉx 膜５の内部で
は起こりにくくなる。これにより、図１（ｅ）の工程の
酸化におけるＷＳｉx 膜５のシリコンの組成変動は抑制
され、所望組成のＷＳｉx 膜５を容易に形成できるよう
になる。なお、組成変動については後述さらに詳細に説
明する。
【００６５】したがって、本実施形態によれば、正規組
成に近いＷＳｉx 膜５を容易に形成でき、これにより、
シート抵抗の低いＷＳｉx ポリサイドゲートを実現でき
るようになる。
【００６６】前述したように、ポリサイドゲートにおい
ては、下層である多結晶シリコン膜からＷＳｉx 膜にシ
リコンが供給されるが、これはＷＳｉx 膜が正規組成ｘ
＝２を下回るときではなく、実際にはｘ＝２．２を下回
る程度で始まるという報告もなされている。（Ｃｈｕｅ
−ｓａｎ Ｙｏｏ ｅｔ ａｌ．ＪＰＮ．Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．２９（１９９０）ｐ．２５３５）。
【００６７】しかし、実際には、ｘ＝２．３〜２．４で
も耐圧劣化が生じる場合もある。これは必ずしもＳｉの
供給が均一に行われるわけではなく、例えば、ＷＳｉx
膜の結晶粒界ではＳｉの拡散が速いなどの事情を考慮す
れば理解できる。
【００６８】また、前述したように、ポリサイドゲート
においては、その表面に熱酸化により酸化膜を形成する
際に、高融点金属シリサイド膜中の余剰シリコンが熱酸
化により消費され、ゲート耐圧が低下する。
【００６９】高融点金属シリサイド膜中の余剰シリコン
の量は、高融点金属シリサイド膜の膜厚とゲート線幅に
依存するから、高融点金属シリサイド膜の膜厚が薄いほ
ど、また、ゲート線幅が細いほど耐圧の劣化は顕著にな
る。
【００７０】本発明者等は、ＷＳｉx ポリサイドゲート
において、ＷＳｉx 膜の表面にシリコンイオン注入層
（Ｓｉ Ｉ／Ｉ層）を形成した場合および形成しなかっ
た場合について、ＷＳｉx 膜中のシリコンが酸化により
消費されることによるＳｉ／Ｗ比（Ｓｉ組成ｘ）の変動
がゲート線幅Ｌg によりどの程度異なるかを簡単なモデ
ルにより試算したみた。
【００７１】ただし、酸化によりゲート上面および側面
に均一に酸化膜が形成されるものとし、ＷＳｉx 膜中の
組成は均一だと仮定している。また、ＷＳｉx 膜の上面
にＳｉ Ｉ／Ｉ層が形成されている場合には、上面の酸
化膜の形成はＷＳｉx 膜の内部の組成に影響を与えない
ものとする。また、ＷＳｉx 膜の初期組成ｘは２．６と
してある。
【００７２】図２にその試算結果を示す。図中、点線は
Ｓｉ Ｉ／Ｉ層を形成した場合、実線はＳｉ Ｉ／Ｉ層
を形成しなかった場合の結果を示している。また、点線
および実線におけるＴOX（１０）、ＴOX（１５）、ＴOX
（２０）、ＴOX（２５）はそれぞれ酸化量（酸化膜厚）
が１０ｎｍ，１５ｎｍ，２０ｎｍ，２５ｎｍの場合の結
果を示している。
【００７３】図２から、Ｓｉ Ｉ／Ｉ層を形成した場
合、Ｓｉ Ｉ／Ｉ層を形成しなかった場合に比べて、組
成変動の絶対量が抑えられているのはもちろんとして、
酸化量が変化した場合の組成の変動量が小さいことが分
かる。
【００７４】したがって、Ｓｉ Ｉ／Ｉ層を形成しなか
った場合には、耐圧劣化を起こさないように余裕を見込
んだ上で初期組成や酸化量を決定しなければならない
が、Ｓｉ Ｉ／Ｉ層を形成した場合には、この余裕を小
さくすることができるため、耐圧劣化を起こさない最小
の組成に近づけて用いることが可能になり、全体として
正規組成に近い、つまり、比抵抗の小さい組成のＷＳｉ
x 膜を容易に形成できるようになる。
【００７５】（第２の実施形態）図３、図４は、本発明
の第２の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を
示す工程断面図である。
【００７６】まず、図３（ａ）に示すように、前述した
従来のｎ型ＭＯＳＦＥＴの製造方法の場合と同様に、ｐ
型シリコン基板１１の表面に素子分離絶縁膜１２を形成
し、次いでしきい値電圧を調整するためのイオン注入を
行なう。
【００７７】次に同図（ａ）に示すように、ゲート酸化
膜１３を形成した後、このゲート酸化膜１３上に導電性
不純物を含んだ多結晶シリコン膜１４を形成する。
【００７８】次に図３（ｂ）に示すように、多結晶シリ
コン膜１４上にＷＳｉx 膜１５をスパッタ法やＣＶＤ法
等の成膜法により形成する。このとき、ＷＳｉx 膜１５
のＳｉ組成ｘは、２．０以上、望ましくは２．６程度に
する。
【００７９】次に図３（ｃ）に示すように、フォトリソ
グラフィ法を用いて、ＷＳｉx 膜１５、多結晶シリコン
膜１４を所定のゲート電極の形状にパターニングする。
【００８０】次に図３（ｄ）に示すように、酸素をＡｒ
やＮ2 等の不活性気体で希釈した雰囲気中などの酸化速
度が遅くなる酸化雰囲気中で例えば厚さ１０ｎｍ程度の
ごく薄い酸化膜１６をゲート部表面および基板表面に形
成する。
【００８１】次に図３（ｅ）に示すように、全面にＳｉ
イオンを注入して、ＷＳｉx 膜１５の上面にシリコンリ
ッチなシリコンイオン注入層１７を形成する。
【００８２】このとき、素子分離絶縁膜１２やゲート部
以外の領域の基板表面には、上記イオン注入により、結
晶性の乱されたプリアモルファス領域１８が形成され
る。
【００８３】次に図４（ａ）に示すように、ドーズ量３
×１０13ｃｍ-2程度の条件で、全面にＡｓイオンを注入
して、浅い低濃度のソース・ドレイン領域１９を形成す
る。このとき、Ｓｉのイオン注入により結晶性の乱され
たプリアモルファス領域１８が形成されているため、Ａ
ｓイオンが一定確率で結晶格子の間を通り抜けて基板の
深い部分にまで到達する（チャネリング）ことを防ぐこ
とができる。
【００８４】これは中性粒子を注入してアモルファス化
した後、導電型不純物イオンを注入して浅い拡散層をす
るというプリアモルファス化と呼ばれている方法であ
り、本実施形態の場合には、シリコンイオン注入層１７
を形成する際のＳｉイオンの注入がアモルファス化のた
めの注入を兼ねている。
【００８５】本実施形態では、ｎ型ＭＯＳＦＥＴの製造
方法について説明しているので、Ａｓをイオン種として
用いているが、この方法は、特にＢ（ホウ素）等の軽い
イオン種をイオン注入する際にチャネリングを防ぐ方法
として有効であることが知られており、したがって、ｐ
型ＭＯＳＦＥＴを製造する場合に有効である。
【００８６】次に図４（ｂ）に示すように、全面にＳｉ
Ｏ2 、Ｓｉ3 Ｎ4 等のゲート側壁絶縁膜となる絶縁膜２
０を堆積した後、図４（ｃ）に示すように、ＲＩＥなど
の異方性エッチングを用いてエッチバックすることで、
ゲート部の両側にゲート側壁絶縁膜２０を形成する。な
お、絶縁膜２０の代わりに多結晶シリコン膜等の導電膜
を使用しても良い。
【００８７】次に図４（ｄ）に示すように、酸素雰囲気
中で８００℃程度の熱処理を行なうことで、基板表面お
よびゲート部上面に厚さ１０ｎｍ程度の酸化膜２２を形
成する。
【００８８】この酸化のとき、ゲート部の露出したＷＳ
ｉx 膜１５の表面には酸素リッチなシリコンイオン注入
層１７層が形成されているため、第１の実施例の場合と
同様に、ＷＳｉx 膜１５の食い込みや組成変動が防止さ
れ、耐圧の低下やシート抵抗の増加を抑制できる。
【００８９】上記酸化は、上記エッチバックの際に基板
表面等の損消を回復する目的や、後工程のイオン注入に
よる基板表面等の損消を防止する目的もある。
【００９０】また、ＣＭＯＳ（相補型ＭＯＳＦＥＴ）を
形成する場合のように、ｎ型ＭＯＳＦＥＴの他にｐ型Ｍ
ＯＳＦＥＴを形成する場合であれば、異なる型のイオン
種を打ち分けるとき、基板をレジストの汚染等から保護
する目的もある。
【００９１】この後、図１５（ｅ）の従来のｎ型ＭＯＳ
ＦＥＴの工程と同様に、高濃度の深いソース・ドレイン
領域を形成し、ソース・ドレイン領域に注入した不純物
の活性化を行なった後、絶縁膜を全面に堆積し、所定の
領域にコンタクトホールを開孔し、最後に、Ａｌ等を主
成分とする配線を形成することにより、ｎ型ＭＯＳＦＥ
Ｔが完成する。
【００９２】（第３の実施形態）図５、図６は、本発明
の第３の実施形態に係るｎ型ＭＯＳＦＥＴの製造方法を
示す工程断面図である。
【００９３】まず、図５（ａ）に示すように、シリコン
基板２１にＢイオンを注入し、引続き熱拡散を行なうこ
とによって深さ１μｍ程度のｐ型ウェル２２を形成す
る。
【００９４】次に同図（ａ）に示すように、所定の領域
に厚さ６００ｎｍ程度の素子分離絶縁膜２３としてのシ
リコン酸化膜を形成し、素子分離を行なう。
【００９５】次に図５（ｂ）に示すように、厚さ１０ｎ
ｍ程度の酸化膜２４を形成した後、ｎ型ＭＯＳＦＥＴの
しきい値電圧を調整するために、不純物イオン２５を注
入する。
【００９６】次に図５（ｃ）に示すように、酸化膜２４
を剥離した後、厚さ１０ｎｍ程度のゲート酸化膜２６を
形成する。
【００９７】次に同図（ｃ）に示すように、全面に厚さ
２００ｎｍ程度の多結晶シリコン膜２７を形成した後、
ＰＯＣｌ3 中で８５０℃、６０分程度の熱処理を行なう
ことにより、多結晶シリコン膜２７中にＰを導入する。
Ｐ濃度は約２×１０20個／ｃｍ3 以上になるようにす
る。
【００９８】この場合、不純物元素の導入は気相ではな
く固相からの拡散により行なっても良いし、あるいはイ
オン注入により行なっても用いても良いが、これらの場
合もＰ濃度は約２×１０20個／ｃｍ3 以上になるように
する。
【００９９】この後、例えば、希弗酸等の処理を行なう
ことにより、工程中に多結晶シリコン膜２７上に形成さ
れた自然酸化膜等の酸化膜（不図示）を除去する。
【０１００】次に同図（ｃ）に示すように、ＷＳｉx タ
ーゲットを用いたＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法により、全面に厚さ２００〜３００ｎｍ程
度のＷＳｉx 膜２８を形成する。
【０１０１】次に同図（ｃ）に示すように、ＷＳｉx 膜
２８の表面に酸素を加速電圧３０ＫｅＶ，ドーズ量約１
×１０16ｃｍ-2の条件でイオン注入して、ＷＳｉx 膜２
８の表面にＷ，Ｓｉおよび濃度が１×１０21個／ｃｍ3
以上のＯからなる酸化に対して安定な安定層２９を形成
する。
【０１０２】次に図５（ｄ）に示すように、ゲート電極
またはゲート配線（以下、単にゲート電極という）を形
成するためのフォトレジストパターン３０を形成した
後、図６（ａ）に示すように、このフォトレジストパタ
ーン３０をマスクとして、安定層２９、ＷＳｉx 膜２
８、多結晶シリコン膜２７をＲＩＥ等により異方性エッ
チングして、ゲート電極３１を形成する。この後、同図
（ａ）に示すように、フォトレジストパターン３０を炭
化して剥離する。
【０１０３】次に図６（ｂ）に示すように、Ｏ2 雰囲気
で８００℃、１０分程度の酸化を行なって、基板表面な
らびにゲート電極３１の側面および上面に酸化膜３２を
形成する。
【０１０４】次に同図（ｂ）に示すように、加速電圧６
０ＫｅＶ、ドーズ量約１×１０15ｃｍ-2の条件で全面に
Ａｓをイオン注入して、ソース・ドレイン領域３３を形
成する。
【０１０５】次に図６（ｃ）に示すように、Ｏ2 雰囲気
で９００℃、６０分程度の再酸化を行なって、熱酸化膜
３４を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。
【０１０６】ここで、図６（ｂ）、図６（ｃ）の酸化の
とき、ＷＳｉx 膜２８の表面に酸化に対して安定な安定
層２９が形成されているので、ＷＳｉx 膜２８中のシリ
コンの消費を効果的に防止できるので、微細化を進めて
も、ＷＳｉx 膜２８の食い込みを効果的に抑制でき、耐
圧劣化を防止できるようになる。
【０１０７】さらに、ＷＳｉx 膜２８中のシリコンの消
費が防止されることから、組成変動も抑制され、所望組
成のＷＳｉx 膜２８を容易に形成できる。したがって、
本実施形態によれば、正規組成に近いＷＳｉx 膜２８を
容易に形成でき、これにより、シート抵抗の低いゲート
電極を実現できるようになる。
【０１０８】ここで、安定層２９は高濃度の酸素を含ん
でいるので、一見、酸化され易く、酸化に対して安定で
はないように思われるが、本発明者の研究によれば、以
下の実験結果に示すように、安定層２９は酸化抑制の効
果を有することが明らかになった。
【０１０９】図７は、ポリサイドゲートの高融点金属シ
リサイド膜３８に酸化膜３９を介してＡｓイオンを注入
した場合の様子を示す図である。
【０１１０】注入されたＡｓイオンと酸化膜３９中の酸
素との反跳により、３８中に酸素が注入され、高融点金
属シリサイド膜３８の表面（高融点金属シリサイド膜３
８と酸化膜３９の界面）には、高融点金属、酸素、シリ
コンからなる層４０が形成される。
【０１１１】図８は、高融点金属シリサイド膜３８に厚
さ約２０ｎｍの酸化膜３９を介してＡｓイオンを注入し
た後、酸素雰囲気中で酸化を行なった場合の酸化時間と
酸化膜厚ＴOX（酸化速度）との関係を示す図である。図
８から、イオン注入により高融点金属シリサイド膜３８
中に酸素が注入されることにより、酸化速度は増大する
ことが分かる。
【０１１２】図９は、図８における酸化膜３９の初期酸
化膜厚（２０ｎｍ）からの増分を示す図である。図９か
ら、ドーズ量が多い場合（１×１０16ｃｍ-2）の方が、
ドーズ量が少ない場合（１×１０15ｃｍ-3）よりも、酸
化膜厚の増加が少なく、酸化速度が遅くなることが分
る。
【０１１３】また、図１０は、この場合の高融点金属シ
リサイド膜３８中の酸素濃度の深さ方向の分布を示して
いる。図５から、ドーズ量が多い場合（１×１０16ｃｍ
-2）には、高融点金属シリサイド膜３８の表面には、高
濃度（１×１０21個／ｃｍ3）の酸素が導入されている
ことが分かる。
【０１１４】したがって、図９、図１０から、ＷＳｉx
表面において高濃度（１×１０21個／ｃｍ3 ）の酸素が
導入されている場合、高融点金属、酸素，シリコンから
なる層４０、つまり、本実施形態の安定層２９は、酸化
速度の遅く、酸化に対して安定な層として機能すること
が分る。
【０１１５】このようにＡｓイオンの注入により上記し
た安定層は形成されるがＡｓイオン以外のイオン、例え
ば、Ａｒイオンやこれより質量の大きいイオン例えばＧ
ｅイオン等を注入することによっても形成される。
【０１１６】次に図６（ｄ）に示すように、全面に層間
絶縁膜３５を堆積した後に、ソース・ドレイン領域３３
上にコンタクトホール３６を開孔する。最後に、同図
（ｄ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極３７を形成する。
【０１１７】（第４の実施形態）図１１、図１２は、本
発明の第４の実施形態に係るｎ型ＭＯＳＦＥＴの製造方
法を示す工程断面図である。
【０１１８】まず、図１１（ａ）に示すように、シリコ
ン基板４１にＢイオンを注入し、引続き熱拡散を行なう
ことによって深さ１μｍ程度のｐ型ウェル４２を形成す
る。次に同図（ａ）に示すように、所定の領域に厚さ６
００ｎｍ程度の素子分離絶縁膜４３としてのシリコン酸
化膜を形成し、素子分離を行なう。
【０１１９】次に図１１（ｂ）に示すように、厚さ１０
ｎｍ程度の酸化膜４４を形成し、ｎ型ＭＯＳＦＥＴのし
きい値電圧を調整するために不純物イオン４５を注入す
る。次に図１１（ｃ）に示すように、酸化膜４４を剥離
した後、厚さ１０ｎｍ程度のトンネル酸化膜４６を形成
する。
【０１２０】この後、ＮＨ3 雰囲気中で１０００℃、３
０秒程度の窒化処理を行ない、続いて１０００℃、３０
秒程度の再酸化処理を行なう。この窒化および再酸化処
理は電荷を注入した時にトンネル酸化膜の界面準位や酸
化膜中のトラップが増加するの抑制する効果がある。
【０１２１】次に同図（ｃ）に示すように、全面に厚さ
２００ｎｍの多結晶シリコン膜４７を形成した後、ＰＯ
Ｃｌ3 中で８５０℃、６０分程度の熱処理を行なうこと
により、多結晶シリコン膜４７中にＰを導入する。
【０１２２】次に同図（ｃ）に示すように、多結晶シリ
コン膜４７上に厚さ１０ｎｍ程度の酸化膜４８を熱処理
により形成した後、ＬＰＣＶＤ法により厚さ１０ｎｍの
シリコン窒化（ＳｉＮ）膜４９を形成する。
【０１２３】次に同図（ｃ）に示すように、次にシリコ
ン窒化膜４９の表面に９００℃、３０分程度の酸化を行
なって酸化膜５０を形成した後、この酸化膜５０上に厚
さ２００ｎｍの多結晶シリコン膜５１を形成し、続い
て、ＰＯＣｌ3 雰囲気中で８５０℃、６０分程度の熱処
理を行なうことにより、多結晶シリコン膜５１中にＰを
導入する。この後、例えば希弗酸等の処理を行なうこと
により、工程中に多結晶シリコン膜５１上に形成された
自然酸化膜等の酸化膜を除去する。
【０１２４】次に同図（ｃ）に示すように、ＷＳｉx タ
ーゲットを用いてＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法を用いて、多結晶シリコン膜５１上に厚さ
３００ｎｍ程度のＷＳｉx 膜５２を形成する。
【０１２５】次に図１１（ｄ）に示すように、ゲート電
極を形成するためのフォトレジストパターン５３を形成
した後、このフォトレジストパターン５３をマスクとし
て、ＷＳｉx 膜５２、多結晶シリコン膜５１、酸化膜５
０、シリコン窒化膜４９、酸化膜４８、多結晶シリコン
膜４７をＲＩＥ等により異方性エッチングして、図１２
（ａ）に示すように、ゲート電極５４を形成する。
【０１２６】より詳細には、多結晶シリコン膜４７から
なるフローティングゲート電極、酸化膜４８、シリコン
窒化膜４９、酸化膜５０からなるゲート電極間絶縁膜、
ＷＳｉx 膜５２、多結晶シリコン膜５１からなるポリサ
イド構造のコントロールゲート電極を形成する。この
後、同図（ａ）に示すように、フォトレジストパターン
５３を灰化して剥離する。
【０１２７】次に図１２（ｂ）に示すように、Ｏ2 雰囲
気で８００℃、１０分程度の酸化を行なって、基板表面
ならびにゲート電極５４の側面および上面に酸化膜５５
を形成した後、加速電圧６０ＫｅＶ，ドーズ量約１×１
０16ｃｍ-2の条件で全面にＡｓイオンを注入して、ソー
ス・ドレイン領域５６を形成する。
【０１２８】このイオン注入のときに、高濃度のＡｓに
より反跳された酸化膜５８中の酸素がＷＳｉx 膜５２の
表面に取り込まれ、Ｗ，Ｓｉ，Ｏからなる酸化に対して
安定な安定層５７も形成される。安定層５７のＯ濃度は
１×１０21個／ｃｍ3 以上である。
【０１２９】次に図１２（ｃ）に示すように、Ｏ2 雰囲
気で９００℃、６０分程度の酸化を行なって、熱酸化膜
５８を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。
【０１３０】この酸化のとき、ＷＳｉx 膜５２の表面に
酸化に対して安定な安定層５７が形成されているので、
ＷＳｉx 膜５２中のシリコンの消費を効果的に防止でき
るので、微細化を進めても、ＷＳｉx 膜５２の食い込み
を効果的に防止でき、耐圧の低下を抑制できるようにな
る。
【０１３１】次に図１２（ｄ）に示すように、全面に層
間絶縁膜５９を堆積した後に、ソース・ドレイン領域５
６上にコンタクトホール６０を開孔する。最後に、同図
（ｄ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極６１を形成する。
【０１３２】（第５の実施形態）図１３、図１４は、本
発明の第５の実施形態に係るｎ型ＭＯＳＦＥＴの製造方
法を示す工程断面図である。
【０１３３】まず、図１３（ａ）に示すように、シリコ
ン基板７１にＢイオンを注入し、引続き熱拡散を行なう
ことによって深さ１μｍ程度のｐ型ウェル７２を形成す
る。次に同図（ａ）に示すように、所定の領域に厚さ６
００ｎｍ程度の素子分離絶縁膜７３としてのシリコン酸
化膜を形成し、素子分離を行なう。
【０１３４】次に同図１３（ａ）に示すように、厚さ１
０ｎｍ程度の酸化膜７４を形成し、ｎ型ＭＯＳＦＥＴの
しきい値電圧を調整するために不純物イオン７５を注入
する。
【０１３５】次に図１３（ｂ）に示すように、酸化膜７
４を剥離した後、厚さ１０ｎｍ程度のトンネル酸化膜７
６を形成する。
【０１３６】この後、ＮＨ3 雰囲気中で１０００℃、３
０秒程度の窒化処理を行ない、続いて１０００℃、３０
秒程度の再酸化処理を行なう。この窒化および再酸化処
理は電荷を注入した時にトンネル酸化膜の界面準位や酸
化膜中のトラップが増加するのを抑制する効果がある。
【０１３７】次に同図（ｂ）に示すように、全面に厚さ
２００ｎｍの多結晶シリコン膜７７を形成した後、ＰＯ
Ｃｌ3 中で８５０℃、６０分程度の熱処理を行なうこと
により、多結晶シリコン膜７７中にＰを導入する。
【０１３８】次に同図（ｂ）に示すように、多結晶シリ
コン膜７７上に厚さ１０ｎｍ程度の酸化膜７８を熱処理
により形成した後、ＬＰＣＶＤ法により厚さ１０ｎｍの
シリコン窒化（ＳｉＮ）膜７９を形成する。
【０１３９】次に同図（ｂ）に示すように、シリコン窒
化膜７９の表面に９００℃、３０分程度の酸化を行なっ
て酸化膜８０を形成した後、この酸化膜８０上に厚さ２
００ｎｍの多結晶シリコン膜８１を形成し、続いて、Ｐ
ＯＣｌ3 雰囲気中で８５０℃、６０分程度の熱処理を行
なうことにより、多結晶シリコン膜８１中にＰを導入す
る。この後、例えば希弗酸等の処理を行なうことによ
り、工程中に多結晶シリコン膜８１上に形成された自然
酸化膜等の酸化膜を除去する。
【０１４０】次に同図（ｂ）に示すように、ＷＳｉx タ
ーゲットを用いてＡｒ雰囲気でのスパッタ法や、ＣＶＤ
法等の成膜法を用いて、多結晶シリコン膜８１上に厚さ
３００ｎｍ程度のＷＳｉx 膜８２を形成する。
【０１４１】次に１３図（ｂ）に示すように、ゲート電
極を形成するためのフォトレジストパターン８３を形成
した後、このフォトレジストパターン８３をマスクとし
て、ＷＳｉx 膜８２、多結晶シリコン膜８１、酸化膜８
０、シリコン窒化膜７９、酸化膜７８、多結晶シリコン
膜７７をＲＩＥ等により異方性エッチングして、図１３
（ｃ）に示すように、ゲート電極８４を形成する。
【０１４２】より詳細には、多結晶シリコン膜７７から
なるフローティングゲート電極、酸化膜７８、シリコン
窒化膜７９、酸化膜８０からなるゲート電極間絶縁膜、
ＷＳｉx 膜８２、多結晶シリコン膜８１からなるポリサ
イド構造のコントロールゲート電極を形成する。この
後、同図（ｃ）に示すように、フォトレジストパターン
８３を灰化して剥離する。
【０１４３】次に図１４（ｂ）に示すように、ＣＶＤ法
等を用いて基板表面ならびにゲート電極８４の側面およ
び上面に酸化膜８５を形成した後、加速電圧６０Ｋｅ
Ｖ，ドーズ量約１×１０16ｃｍ-2の条件で全面にＡｓを
イオン注入して、ソース・ドレイン領域８６を形成す
る。
【０１４４】このイオン注入のときに、高濃度のＡｓに
より反跳された酸化膜８５中の酸素がＷＳｉx 膜８２の
表面に取り込まれ、Ｗ，Ｓｉ，Ｏからなる酸化に対して
安定な安定層８７も形成される。安定層８７のＯ濃度は
１×１０21個／ｃｍ3 以上とする。
【０１４５】次に図１４（ａ）に示すように、Ｏ2 雰囲
気で９００℃、６０分程度の酸化を行なって、熱酸化膜
８８を形成する。酸化量は必要とするゲート耐圧によっ
て適宜決定する。
【０１４６】この酸化のとき、ＷＳｉx 膜８２の表面に
酸化に対して安定な安定層８７が形成されているので、
ＷＳｉx 膜８２中のシリコンの消費を効果的に防止でき
るので、微細化を進めても、ＷＳｉx 膜８２の食い込み
を効果的に防止でき、耐圧の低下を抑制できるようにな
る。
【０１４７】次に図１４（ｃ）に示すように、全面に層
間絶縁膜８９を堆積した後に、ソース・ドレイン領域８
６上にコンタクトホール９０を開孔する。最後に、同図
（ｃ）に示すように、Ａｌ等の導電膜を全面に堆積した
後、この導電膜をパターニングしてソース・ドレイン電
極９１を形成する。
【０１４８】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、高融点
金属シリサイド膜としてＷＳｉx 膜を用いたが、その代
わりにＭｏＳｉx 膜等の他の高融点金属シリサイド膜を
用いても良い。
【０１４９】また、第３〜第５の実施形態では、ポリサ
イドゲートとなるＷＳｉx 膜、多結晶シリコン膜をゲー
ト状に加工した後に、酸素イオンを注入して安定層を形
成したが、逆に、酸素イオンを注入して安定層を形成し
た後、ＷＳｉx 膜、多結晶シリコン膜を加工しても良
い。
【０１５０】上記実施形態では、ｎ型ＭＯＳＦＥＴの場
合について説明したが、本発明はｐ型ＭＯＳＦＥＴにも
当然に適用できる。また、本発明は、ＭＯＳＦＥＴの電
極や配線以外の電極や配線にも適用できる。
【０１５１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【０１５２】
【発明の効果】以上詳述したように本発明によれば、微
細化を進めても、耐圧の低下を抑制できるシリコン膜上
に高融点金属シリサイド膜を積層した構造の電極（配
線）を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す工程断面図
【図２】シリコンイオン注入層の効果を示す図
【図３】本発明の第２の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す前半の工程断面図
【図４】本発明の第２の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す後半の工程断面図
【図５】本発明の第３の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す前半の工程断面図
【図６】本発明の第３の実施形態に係るｎ型ＭＯＳＦＥ
Ｔの製造方法を示す後半の工程断面図
【図７】ポリサイドゲートの高融点金属シリサイド膜に
Ａｓイオンを酸化膜を介して注入した場合の様子を示す
図
【図８】ポリサイドゲートに後酸化を行なった場合の酸
化時間と酸化膜厚ＴOXとの関係を示す図
【図９】高融点金属シリサイド膜に酸化膜を介してＡｓ
イオンを注入した後、酸素雰囲気中で酸化を行なった場
合の酸化膜の初期酸化膜厚からの増分を示す図
【図１０】図９の高融点金属シリサイド膜の深さ方向の
酸素濃度分布を示す図
【図１１】本発明の第４の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す前半の工程断面図
【図１２】本発明の第４の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す後半の工程断面図
【図１３】本発明の第５の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す前半の工程断面図
【図１４】本発明の第５の実施形態に係るｎ型ＭＯＳＦ
ＥＴの製造方法を示す後半の工程断面図
【図１５】従来のポリサイドゲートを用いたｎ型ＭＯＳ
ＦＥＴの製造方法を示す工程断面図
【図１６】高融点金属シリサイド膜としてＷＳｉx 膜を
用いた場合の各酸化膜厚ＴOXにおけるゲート線幅とＳｉ
／Ｗとの関係を示す図
【図１７】ポリサイドゲートにおけるゲート耐圧の原因
を説明するための図
【符号の説明】
１…シリコン基板 ２…素子分離絶縁膜 ３…ゲート酸化膜 ４…多結晶シリコン膜 ５…ＷＳｉx 膜 ６…シリコンイオン注入層 ７…シリコン酸化膜 １１…シリコン基板 １２…素子分離絶縁膜 １３…ゲート酸化膜 １４…多結晶シリコン膜 １５…ＷＳｉx 膜 １６、１６´…酸化膜 １７…シリコンイオン注入層 １８…プリアモルファス領域 １９…低濃度のソース・ドレイン領域 ２０…ゲート側壁絶縁膜 ２１…シリコン基板 ２２…ｐ型ウェル ２３…素子分離絶縁膜 ２４…酸化膜 ２５…不純物イオン ２６…ゲート酸化膜 ２７…多結晶シリコン膜 ２８…ＷＳｉx 膜 ２９…安定層 ３０…フォトレジストパターン ３１…ゲート電極 ３２…酸化膜 ３３…ソース・ドレイン領域 ３４…熱酸化膜 ３５…層間絶縁膜 ３６…コンタクトホール ３７…ソース・ドレイン電極 ４１…シリコン基板 ４２…ｐ型ウェル ４３…素子分離絶縁膜 ４４…酸化膜 ４５…不純物イオン ４６…トンネル酸化膜 ４７…多結晶シリコン膜 ４８…酸化膜 ４９…シリコン窒化膜 ５０…酸化膜 ５１…多結晶シリコン膜 ５２…ＷＳｉx 膜 ５３…フォトレジストパターン ５４…ゲート電極 ５５…酸化膜 ５６…ソース・ドレイン領域 ５７…安定層 ５８…熱酸化膜 ５９…層間絶縁膜 ６０…コンタクトホール ６１…ソース・ドレイン電極
フロントページの続き (72)発明者 須黒 恭一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】シリコン膜と、 このシリコン膜上に形成された高融点金属シリサイド膜
    と、 この高融点金属シリサイド膜の表面に形成されたシリコ
    ンイオン注入層とからなる配線および電極の少なくとも
    一方を具備してなることを特徴とする半導体装置。
  2. 【請求項２】シリコン膜上に高融点金属シリサイド膜を
    形成し、この高融点金属シリサイド膜の表面にシリコン
    をイオン注入する工程を有する配線および電極の少なく
    とも一方を形成する工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】シリコン膜と、 このシリコン膜上に形成された高融点金属シリサイド膜
    と、 この高融点金属シリサイド膜の表面に形成され、シリコ
    ン、前記高融点金属シリサイド膜を構成する高融点金属
    および濃度が１×１０21個／ｃｍ3 以上の酸素からなる
    酸化に対して安定な安定層とからなる配線および電極の
    少なくとも一方を具備してなることを特徴とする半導体
    装置。
  4. 【請求項４】シリコン膜上に高融点金属シリサイド膜を
    形成し、この高融点金属シリサイド膜の表面に酸素をイ
    オン注入して、酸化に対して安定な安定層を形成する工
    程を有する配線および電極の少なくとも一方を形成する
    工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】基板上にシリコン膜を形成する工程と、 このシリコン膜上に高融点金属シリサイド膜を形成する
    工程と、 前記シリコン膜および高融点金属シリサイド膜を加工し
    て、配線および電極の少なくとも一方を形成する工程
    と、 前記加工の前または後に、前記高融点金属シリサイド膜
    の表面に酸素をイオン注入して、前記高融点金属シリサ
    イド膜の表面に酸化に対して安定な安定層を形成する工
    程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】基板上にシリコン膜を形成する工程と、 このシリコン膜上に高融点金属シリサイド膜を形成する
    工程と、 前記シリコン膜および高融点金属シリサイド膜を加工し
    て、配線および電極の少なくとも一方を形成する工程
    と、 前記加工の前または後に、前記高融点金属シリサイド膜
    上に酸化膜を形成し、この酸化膜を介して、前記高融点
    金属シリサイド膜の表面に酸素をイオン注入して、前記
    高融点金属シリサイド膜の表面に酸化に対して安定な安
    定層を形成する工程と、 前記イオン注入の後に酸化処理を行なう工程とを有する
    ことを特徴とする半導体装置の製造方法。
JP8021237A 1996-02-07 1996-02-07 半導体装置およびその製造方法 Pending JPH09213655A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8021237A JPH09213655A (ja) 1996-02-07 1996-02-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8021237A JPH09213655A (ja) 1996-02-07 1996-02-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH09213655A true JPH09213655A (ja) 1997-08-15

Family

ID=12049448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8021237A Pending JPH09213655A (ja) 1996-02-07 1996-02-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH09213655A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294775A (ja) * 1999-04-07 2000-10-20 Sony Corp 半導体装置の製造方法
JP2001094105A (ja) * 1999-08-17 2001-04-06 Samsung Electronics Co Ltd ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法
JP2007258743A (ja) * 1998-12-29 2007-10-04 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
CN115108560A (zh) * 2022-06-14 2022-09-27 深圳市德方纳米科技股份有限公司 硅氧化物及其硅氧化物中硅氧比的调控方法和应用

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258743A (ja) * 1998-12-29 2007-10-04 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
JP2000294775A (ja) * 1999-04-07 2000-10-20 Sony Corp 半導体装置の製造方法
JP2001094105A (ja) * 1999-08-17 2001-04-06 Samsung Electronics Co Ltd ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法
CN115108560A (zh) * 2022-06-14 2022-09-27 深圳市德方纳米科技股份有限公司 硅氧化物及其硅氧化物中硅氧比的调控方法和应用
CN115108560B (zh) * 2022-06-14 2024-01-30 深圳市德方纳米科技股份有限公司 硅氧化物及其硅氧化物中硅氧比的调控方法和应用

Similar Documents

Publication Publication Date Title
US8415213B2 (en) Method of manufacturing semiconductor device with offset sidewall structure
JP3077630B2 (ja) 半導体装置およびその製造方法
US6475888B1 (en) Method for forming ultra-shallow junctions using laser annealing
US6743704B2 (en) Method of manufacturing a semiconductor device
JPH07226513A (ja) Ｍｏｓトランジスタの製造方法
JP4846167B2 (ja) 半導体装置の製造方法
EP0459398B1 (en) Manufacturing method of a channel in MOS semiconductor devices
US7015107B2 (en) Method of manufacturing semiconductor device
JPH0594968A (ja) 半導体装置及びその製造方法
JP3072754B2 (ja) 半導体装置の製造方法
JPH0794503A (ja) シリコン基板の酸化方法
JPH08321613A (ja) 半導体装置の製造方法
JPH09190983A (ja) 半導体装置の製造方法
JPH09213655A (ja) 半導体装置およびその製造方法
JPH07283400A (ja) 半導体装置及びその製造方法
JPH0147016B2 (ja)
KR0156156B1 (ko) 반도체 장치 제조방법
JPH1027854A (ja) 半導体装置及びその製造方法
KR0170436B1 (ko) 모스트랜지스터 제조방법
JPH09213941A (ja) 半導体装置及び半導体装置の製造方法
JPH08330441A (ja) Ｍｏｓトランジスタの製造方法
JPH05335503A (ja) 半導体装置の製造方法
JPH05152321A (ja) 半導体装置の製造方法
JP3277912B2 (ja) 半導体装置の製造方法
JP3110313B2 (ja) 半導体装置の製造方法