JPS6280893A - デ−タ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、先入れ先出しを行なうファーストイン・ファ
ーストアウト型の記憶装置（以下、ＦＩＦＯメモリとい
う）に対するデータの伝搬とデータの蓄積を制御するデ
ータ制御装置ｎに関するものである。

（従来の技術） 従来、このような分野の技術としては、トランジスタ技
術、２１　［３］　（１９８４−３）ＣＱ出版社Ｐ、３
２４−３３１に記載されるものがあった。以下、その構
成を図を用いて説明する。

第２図は従来の４７−ドＦＩＦＯメモリ用データ制御装
置の一構成例を示す回路図である。

このデータ制御装置で制御されるＦＩＦＯメモリは、イ
ンバータ１，２からなる入力部と、否定論理積回路（以
下、ＮＡＮＤゲート、あるいは単にゲートという）３及
びインバータ４からなる出力部と、それら入出力部間に
縦続接続された４個のメモリセル５−１〜５−４とを備
え、それら入出力部及びメモリセル５−１〜５−４が複
数段Ｎ、積層状態に配置されて構成されている。各メモ
リセル５−１〜５−４・・・は、２個のＮＡＮＯゲート
８−１．７−１〜Ｂ−４，７−４と、２個のＮＡＮＤゲ
ート８−１．９−１〜８−４．９−４からなるフリップ
フロップ回路（以下、ＦＦという）とで構成されている
。このＦＩＦＯメモリでは、各入力部に入力データＤｌ
ｌ〜ＤＩＮがかえられ、各出力部にケ・えられる出力イ
ネーブル信号ＥＸにより、その各出力部から出力データ
Ｄｏｔ〜ＤＯＮが送出される。

このようなＦ　ＩＦＯメそりに対するデータの伝搬また
はデータの蓄積を制御するデータ制御装置は、入力制御
を行なうクリア付きＤ型フリ、プフロップ回路（以下、
Ｄ−ＦＦという）　１０と、縦続接続された４個の制御
回路１１−１〜１１−４とを備えている。

１］−ＦＦＩＯはクロック入力端ＣＫ、データ入力端Ｄ
、クリア入力端ＣＬＡ、　及び出力端Ｑを有している。

各制御回路１１−１〜１１−４は、３人力ｌ出力のＮＡ
ＮＤゲー）　１２−１〜１２−４と、２人力ｌ出力のＮ
ＡＮＤゲート１３−１〜１３−４および３人力ｌ出力の
ＮＡＮＤゲート１４−１〜１４−４からなるＦＦとを備
えている。

Ｄ−ＦＦＩＯは、そのクロック入力端ＧＫにクロック信
号であるデータ蓄積信号ＳＩが、そのデータ入力端りに
クリア信号である初期リセット信号ＭＲがそれぞれ入力
されると共に、その出力端Ｑが信号線１５−０を介して
１ワード目のＮＡＮＯゲー）　１２−１の入力端に、そ
のクリア入力端孔Ａが信号線１６−０を介してＮＡＮＤ
ゲート１２−１の出力端にそれぞれ接続されている。

１ワード目の制御回路１１−１は、そのＮＡＮＤゲート
１２−１の入力端がさらにＨＡＮＤゲー）　１４−１の
入力端及びＮＡＮＤゲート１４−１の出力端に接続され
ると共に、ソ（７）　ＮＡＮ［ｌグー１−１２−１（７
）出力端がＮＡＮ［ｌゲート１３−１（７）入力端に接
続されている。また、ＮＡＮＤゲート１３−１と１４−
１はたすき接続され、その一方のＮＡＮＤゲート１３−
１の出力端が信号線１５−１を介して２ワード目の制御
回路１１−２のＮＡＮＤゲート１２−２に接続され、そ
の他方のＮＡＮ［ｌゲート１４−１の入力端が信ｄ線１
Ｂ−１を介して２ワード目のＨＡＮＤゲート１２−２の
出力端に接続されると共に、初期リセット信号ＭＲの伝
送用４５号線１７−１に接続されている。以下、同様に
、２ワード目〜４ワード目の制御回路１１−２〜＋１−
４は、信号線１５−１〜１５−３．１８−１〜１Ｂ−３
によって１ワード目の制御回路ｌｉｔに順次縦続接続さ
れ、さらに信号線１７−２〜１７−４を介して初期リセ
ット信号ＭＲが与えられる。４ワード目の制御回路１１
−４の信号線１５〜４，１１３−４には、出力レディ信
号０ＵＴＲ及びデータ掃出信号ＳＯがそれぞれ与えられ
る。また、各ワードの制御回路１１−１〜１１−４は、
それらのＮＡＮＤゲー）　１２−１〜１２−４の出力端
が各インベータ１８−１−１８−４を介して各メモリセ
ル５−１〜５−４に接続されている。

次に動作を説明する。

先ず、１ワード目のゲー）　１４−１の出力である入力
レディ信号ＪＮＲが論理Ｉでゲート＋２−１が開いてい
る場合、データ蓄積信号ＳＩの１パルスをＤ−ＦＦＩＯ
に入力すると、そのＤ−ＦＦ１０の出力端Ｑ信号がゲー
Ｈ２−１を通る。ゲート１２−１を通った信号は制御信
号としてインバータ１８−１で反転され、メモリセル５
−１のゲー）　６−１．７−１・・・へ与えられる。す
ると、ゲー）　６−１．７−１・・・が開いて入力デー
タＤｌｌ−ＤＩＮがゲート８−１．９−１・・・からな
る各ＦＦにセットされると同時に３ゲー）　１３−１．
１４−１からなるＦＦもセットされる。ゲー）　１３−
１．１４−１からなるＦＦがセットされると、その第１
および第２の出力信号のうち、第２の出力信号が、ゲー
ｈ　１２−１を閉じ、それによってゲー）　ｅ−１，７
−１が閉じて次のデータ入力を禁止する。

２ワード目の制御回路１１−２において、ゲート１３−
２．１４−２からなるＦＦがセットされていなければ、
ゲート１２−２が開くため、ゲー）　＋３−１．１４−
１からなるＦＦの第１の出力信号がゲー）　１２−２を
通り、その制御信号でゲー）　Ｅｉ−２，７−２を開き
、ゲート８−１．９−１のデータをゲート８−２．９−
２にセットする。同時に、ゲート１２−２の出力（制御
信号）はゲート１３−１．１４−１からなるＦＦをリセ
ットすると共に、ゲート１３−２．１４−２からなるＦ
Ｆをセットする。

このようにして、２ワード目ゲート８−２．Ｑ−２のデ
ータが４ワード目ゲート８−４．９−４ヘシフトしてい
く。以下同様に、データ蓄積信号Ｓ■により、入力デー
タＤＩＩ−ＤＩＮが次々と各メモリセル５−１〜５−３
へ蓄積されていく。

４ワード目のメモリセル５−４にデータがセフ　）され
ると、信号線１５−４に出力レディ信号０ＵＴＲが発生
するため、出力イネーブル信号ＥＮを各インバータ４に
入力することにより、各ゲート３から出力データ００１
−ＤＯＮを取出すことができる。データ取出し後、デー
タ掃出信号ＳＯの１パルスを信号線１６−４に入力する
と、ゲート１３−４．１４−４からなるＦＦがリセット
され、それによってゲート１２−４が即く。すると、順
次、１ワード目〜３ワード目のメモリセル５−１〜５−
３に蓄積されたデータが後段へとシフトしていく。

次に、データ制御装置の初期化を行なうには、初期リセ
ット信号ＭＲを信号線１７−１〜１７−４を介して各制
御回路１１−１〜１１−４のＦＦに与える。すると、全
ワードのメモリセル５−１〜５−４が空の状態になる。

第３図は初期化動作を説明するための第２図における信
号波形図である。すなわち、第２図の装置において、論
理０の初期リセット信号ＭＲを入力し、全メモリセル５
−１〜５−４・・・にデータが蓄積された状態（以下、
データフル状態という）から全制御回路１１−１〜１１
−４が初期リセット状態（以下、マスタリセット状態と
いう）になるまでの信号線１５−Ｏ〜１５−４．１８−
０〜１６−４上の信号波形が、横軸の時刻を経過に従っ
て示されている。なお、ゲート１２−１〜１２−４．１
３−Ｉ　Ｎ１３−４．１４−１〜１４−４及びＤ−ＦＦ
１０の遅延時間は、−率にＩｔと仮定する。以下、初期
化動作を説明する。

（１）時刻θ〜４ｔの区間 時刻０において、論理Ｏの初期リセット信号ＭＲが入力
されると、時刻１を時に、ゲー）１４−４〜１４−４の
出力が論理１に変化する。時刻２を時に、ゲート１３−
１−１３−４の出力（これは信号線１５−１〜１５−４
上の信号であり、以下単に１５−１〜１５−４と略す）
、及びゲート１２−１〜１２−４の出力１６−θ〜１８
−３が、同一制御回路１１−１〜１１−４内のゲート１
３−１〜１３−４の変化により、論理Ｏに変化する。

時刻３を時、ゲート１３−１−１３−４の出力１５−１
〜１５−４は同一制御回路１１−１〜１１−４内のゲー
ト１２−１〜１２−４の出力の変化により論理１に変化
すると共に、ゲート１２−１の出力１６−０が信号線１
Ｂ−１の変化により論理１に変化する。同様にゲート１
２−２の出力１６−１が信号線１５−１．１８−１の変
化、ゲート１２−３の出力１８−２が信号線１５−２．
１６−３の変化、ゲート１２−４の出力１６−３が信号
線１５−３かの変化により、それぞれ論理ｌに変化し、
Ｄ−ＦＦＩＯの出力端Ｑ信号１５−０が信号線１６−０
の変化により論理１に変化する。

時刻４を時に、ゲート１３−１〜１３−４の出力１５−
１〜１５−４が同一制御回路Ｕ−ｔ〜１１−４内のゲー
）　１２−１〜１２−４の変化により論理０に変化し、
ゲート１２−２の出力１Ｂ−１が信号線１５−１１．１
８−２の変化により論理０に変化する。同様に、ゲート
１２−３の出力１６−２が信号ｉ　１５−２．１８−３
の変化、ゲー）　１２−４の出力１ト３が信号線１５−
３の変化により、それぞれ論理０に変化する。

ここで、信号［１５−０が論理０に固定されることによ
り、ゲー）１２−１の出力ＩＢ−０が論理１に固定され
る。それにより、ゲート１３−１の出力１５−１が論理
０に固定されてｌワード目の制御回路１１−１が初期化
される。

（２）時刻４ｔ−１０ｔの区間 同様に、時刻８ｔ、８ｔ、１０を時に、それぞれ２ワー
ド、３ワード、４ワード目の制御回路１１−２〜１１−
４が順次初期化され、時刻１０を時にデータ制御装置の
全体が初期化される。

（発明が解決しようとする問題点） しかしながら、上記構成のデータ制御装置では、ＦＩＦ
ＯメモリをＭワードで構成した場合、それに対応してＭ
個の制御回路を縦続接続する必要があるが、それに応じ
て初期化時間（２Ｍ＋２）ｔが必要となる。そのため、
１ワード増すごとに時刻２ｔづつ初期化時間が増加する
。例えば、１００ワードＦＩＦＯメモリの場合、時刻２
０２ｔかかることになる。

このように、ワード数の増加に比例して初期化時間が長
くなり、そのためＦＩＦＯメモリへのデータ入力の再開
での待時間を多くとる必要があるという問題点があった
。

本発明は、前記従来技術が持っていた問題点として、初
期化時間が長い点について解決したデータ制御装置を提
供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、論理回路及び
フリップフロップ回路を備えＦ　ＩＦＯメそりに対する
データの伝搬とデータの蓄積を制御する制御回路が、複
数個縦統されたデータ制御装置において、前記複数個の
制御回路のうちの少なくとも一つの制御回路にお′ける
論理回路は、クリア信号により閉じられてその制御回路
内に設けられたフリップフロップ回路の出力を初期化す
る構成にしたものである。

（作　用） 本発明によれば、以上のようにデータ制御装置を構成し
たので、一つの制御回路内の論理回路は、クリア信号に
より直ちに閉状態となってその制御回路内のフリップフ
ロップ回路を初期化するように働く。これによってその
制御回路の後段に接続された他の制御回路の初期化動作
を高速化し、装置全体の初期化時間の短縮が行える。従
って、前記問題点を除去できるのである。

（実施例） 第１図は本発明の第１の実施例を示す４ワードＦＩＦＯ
メモリ用データ制御装置の回路図である。なお、従来の
第２図中の要素と同一の要素には同一の符号が付されて
いる。

この第１の実施例が第２図のものと異なる点は、データ
制御装置を構成する４個の制御回路のうち、■ワード目
は従来と同様の制御回路１１−１を用い、２ワード目か
ら４ワード目の制御回路２１−２〜２１−４を他の回路
構成にしたことである。

すなわち、各制御回路２１−２〜２１−４は、４人力１
出力のＮＡＮＤゲー）　２２−２〜２２−４と、２人力
１出力のＷＡＮＤゲー）　２３−２〜２３−４と、３人
力ｌ出力のＮＡＮＤゲート２４−２〜２４−４とを備え
ている。

２ワード目の制御回路２１−２は、そのＮＡＮＤゲート
２２−２の入力端が信号線１５−１を介してＨＡＮＤゲ
ート１３−１の出力端、ＨＡＮＤゲート２４−２の入力
端、ＨＡＮＤゲー）　２４−２の出力端（第２の出力信
号の出力端）、及び信号線１７−２にそれぞれ接続され
ると共に、そのＨＡＮＤゲー）　２２−２の制御信号出
力端がＨＡＮＤゲート２３−２の入力端、及びインバー
タ１８−２の入力端にそれぞれ接続されている。またＨ
ＡＮＤゲート２３−２と２４−２はたすき接続されてＦ
Ｆを構成し、その一方のＨＡＮＤゲー）　２３−２の出
力端（第１の出力信号の出力端）がクロック信号である
初期リセット信号ＭＲの伝送用信号線１５−２を介して
３ワード目のＨＡＮＤゲー）　２２−３に接続されてい
る。さらに、他方のＮＡＮ［］ゲート２４−２の入力端
は、信号線１８−２を介して３ワード目のＮＡＮＯゲー
ト２２−３の出力端に接続されると共に、信号線１７−
２に接続されている。以下同様に、３ワード目および４
ワード目の制御回路２１−ゴ、２１−４は、信号線１５
−２．１５−３．１８−２．１８−３によって２ワード
目の制御回路２１−３．２１−４に順次縦続接続され、
さらに信号線１７−３．１７−４を介して初期リセット
信号ＭＲが与えられる。

次に、以上のように構成されるデータ制御装置の初期化
動作を、第４図を参照しつつ説明する。

なお、第４図は従来の第３図と同様の信号波形図である
。

先ず、時刻Ｏにおいて、論理Ｏの初期リセット信号ＭＲ
が入力されると、時刻Ｉｔ時に、ゲート１４−１．２４
−２〜２４−４が論理ｌに変化する。

時刻２を時に、ゲート１３−１．２３−２〜２３−４の
出力（これは信号線１５−１〜１５−４上の信号であり
、以下単に１５−１−１５−４と略す）が、ゲート１４
−１．２４−２〜２４−４の変化により論理Ｏに変化す
る。この時、ゲート１２−１．２２−２〜２２−４の出
力１６−〇〜１Ｂ−３は、初期リセット信号ＭＲが論理
Ｏであり、そのゲート１２−１．２２−２〜２２−４の
１人力が論理Ｏにおさえられるため、従来装置と異なり
変化せず、論理ｌを保持する。そのため、ゲート１３−
１．２３−２〜２３−４の出力１５−１〜１５−４は、
時刻３を以後、変化しない。すなわち、ｌワード目〜４
ワード目の制御回路１１−１．２１−２〜２１−４が初
期化されたことになる。

時刻３を時に、ゲート１２−１の出力１６−０は信号線
１５−Ｏの変化により論理ｌになると共に、Ｄ−ＦＦ１
０の出力端Ｑ信号１５−０が信号線１８−〇の変化によ
り論理０になる。これにより、入力回路であるＤ−ＦＦ
ＩＯが初期化される。

このように、本実施例のデータ制御装置では、２ワード
目〜４ワード目のゲート２２−２〜２２−４に初期リセ
ット信号ＭＲを直接入力するようにしたため、時刻３を
時に装置全体を初期化でき、その初期化時間を従来装置
に比べて時刻７ｔだけ短縮できる。これによってＦＩＦ
Ｏメモリへのデータ入力の再開での待時間を大幅に短縮
できる。

第５図は本発明の第２の実施例を４７−ドＦＩＦＯメモ
リ用データ制御装置の概略構成図であり、従来の第２図
中の要素と同一の要素には同一の符号が付されている。

このデータ制御装置が従来の第２図と異なる点は、４ワ
ードの制御回路のうち、ｌワード、？ワードおよび４ワ
ード目は従来と同様の制御回路１１−１．１１−２，１
１４を用い、３ワード目に上記第１実施例の制御回路２
１−３を用いそ構成したことである。

次に、このデータ制御装置の初期化動作を、第６図の信
号波形図を参照しつつ説明する。

先ず、時刻Ｏにおいて、論理Ｏの初期リセット信号ＭＲ
が入力されると、従来と同様に、信号線１Ｂ−０，１８
−１がそれぞれ時刻３ｔ、５を後に論理１になる。さら
に、信号線１５−０．１５−１．１５−２がそれぞれ時
刻３ｔ、４ｔ　、ｅｔ後に論理０となる。ところが、信
号線１５−３．１５−４．１６−２．ＩＥＩ−３上の信
号は、従来装置と異なった動作態様となる。以下、それ
を説明する。

初期リセット信号ＭＲが入力されると、時刻１を時に、
ゲー）　２４−３．１４−４の出力は論理１に変化する
。時刻２七時に、ゲート２３−３　、１３−４の出力１
５−３．１５−４は、同一制御回路２１−３．１１−４
内のゲー）　２４−３．１４−４の変化により論理Ｏに
変化する。さらに、ゲート１２−４の出力１８−３は、
ゲート１４−４の変化により論理０に変化する。この時
、ゲート２２−３の出力１６−２は、初期リセット信号
ＭＲが論理０、すなわちゲー）　２２−３の１人力が論
理Ｏにおさえられているため、第２図の従来装置と異な
り、変化しない。そのため、ゲー）　２３−３の出力１
５−３は時刻３を以後、変化せず、３ワード目の制御回
路２１−３が初期化される。

以後、同様に、時刻４を時に信号線１５−４は論理Ｏと
なり、４ワード目の制御回路１１−４が初期化される。

さらに、時刻６を時に信号線１５−２が論理Ｏになるた
め、データ制御装置全体は時刻８を時に初期化される。

従って、第２図の従来装置に比べ１時刻４ｔでけ初期化
時間を短縮できる。

なお、上記実施例では４ワード用のデータ制御装置につ
いて説明したが、ＦＩＦＯメモリのワード数に応じて制
御回路の数を任意に選定できる。特に、ワード数を多く
した場合、第１実施例で説明したように、ワード数の増
大に比例して初期化時間を短縮できる。また、ワード数
が多い場合（例えば、１００ワード）、第２実施例で説
明したように、真中当り（５０ワード目）の制御回路内
に設けた４人力１出力のＮＡＮＤゲートに初期リセット
信号ＭＲを入力するだけで、初期化時間を半分はど短縮
できる。また、第２実施例から明らかなように、初期リ
セット信号ＭＲを直接入力する制御回路２１−３からも
初期化動作が始まるため、数ワード毎に初期リセット信
号ＭＲを直接入力することにより、初期化時間をかなり
短縮できる。

さらに、本発明のデータ制御装置では、各制御回路や、
入力部のＤ−ＦＦＩＯを他の回路で構成することも可能
である。

（発明の効果） 以上詳細に説明したように、本発明によれば、複数個の
制御回路のうちの少なくとも一つの制御回路における論
理回路を、クリア信号で閉じるようにしたので、初期化
時間を大幅に短縮することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すデータ制御装置の
回路図、第２図は従来のデータ制御装置の回路図、第３
図は第２図の信号波形図、第４図は第１図の信号波形図
、第５図は本発明の第２の実施例を示すデータ制御装置
の概略構成図、第６図は第５図の信号波形図である。 ５−１〜５−４・・・・・・メモリセル、１１−１〜１
１−４゜２１−２〜２１−４・・・・・・制御回路、１
２−１〜１２−４．２２−２〜２２−４・・・・・・Ｈ
ＡＮＤゲート（論理回路）　、　１３−１〜１３−４．
２３−２〜２３−４．１４−１〜１４−４．２４−２〜
２４−４・・・・・・ＮＡＮＤゲート（フリップフロッ
プ回路）　、　ＤＩｌ〜ＤＩＮ・・・・・・入力データ
、００１〜ＤＯＮ・・・・・・出力データ、ＭＲ：初期
リセット信号（クリア信号）　、　Ｓｌ・・・・・・デ
ータ蓄積信号（クロック信号）。 出願人代理人　　　柿　　本　　恭　　成０１２３４５
６７８’？／Ｑ（ｔ） 第２図○イ蔦号波形図 第３図

Claims (1)

1. 【特許請求の範囲】 メモリセルが複数個縦続接続されデータの先入れ先出し
   を行なう記憶装置に対して、データの伝搬とデータの蓄
   積を制御する制御回路が複数個縦続接続され、 その各制御回路が、 クロック信号に基づき前記メモリセルへのデータの入力
   を制御する制御信号を出力する論理回路と、 前記制御信号に基づぎデータの伝搬かデータの蓄積かを
   選択して第１および第２の出力信号を出力し、その第２
   の出力信号によって前記論理回路を開閉し、かつクリア
   信号によって初期化されるフリップフロップ回路と を備えたデータ制御装置において、 前記複数個の制御回路のうちの少なくとも一つの制御回
   路における論理回路は、 前記クリア信号により閉じられ、その制御回路内に設け
   られたフリップフロップ回路の第１の出力信号を初期化
   する構成にしたことを特徴とするデータ制御装置。