JPS6281123A - Ｃｍｏｓインバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＰチャネルＭＯＳ　トランジスタ及びＮチャ
ネルＭＯＳ　トランジスタを有する０ＭＯ５（相補型Ｍ
ＯＳ　トランジスタ）構成のＣＭＯＳインバータ回路に
関するものである。

（従来の技術） 従来、このような分野の技術としては、信学技報、５Ｓ
Ｄ８２−３９（１９８２）Ｐ、ｌ−７に記載されるもの
があった。以下、その構成を図を用いて説明する。

第２図は従来のＣＭＯＳインバータ回路の一般的な回路
図である。このＣＭＯＳインバータ回路は、入力端子ｌ
及び出力端子２を有し、その入出力端子１．２間にＰチ
ャネルＭＯＳ　トランジスタ（以下、ＰＭＯＳという）
３及びＮチャネルＭＯＳ　トランジスタ（以下、ＮＨＯ
２という）４が縦続接続されている。

すなわち、ＰＭＯＳ３はそのソース電極が電源ＶＤＤに
、そのドレイン電極がＮＭＯＳ４のドレイン電極及び出
力端子２に、そのゲート電極が入力端子に、それぞれ接
続されている。また、ＮＭＯＳ４は、そのソース電極が
電源ｖｓｓ（＝ｏ）に、そのゲート電極が入力端子１に
、それぞれ接続されている。

この種の（：ＭＯＳインバータ回路は、パルス状の入力
信号ＶＩが与えられると、ＰＭＯＳ３またはＮＭＯＳ４
のいずれか一方がオン状態になり、入力信号ｖ■が反転
されて電位ＶＤＤまたはｖＳＳの出力信号ｖＯが出力端
子２から出力される。

第３図は第１図におけるＣＭＯＳインバータ回路の構造
断面概略図である。Ｎ型基板１０内にはＰ型分離層（以
下、Ｐウェルという）　１１が形成されている。Ｎ型基
板１０には一対のＰ゛領域１２．１３が形成され、その
上に形成されたソース電極１４、ドレイン電極１５及び
ゲート電極１ＢによってＰＭＯＳ３が構成されている。

またＰウェル１】には一対のＮ″領域１７．１８が形成
され、その上に形成されたソース電極１９、ドレイン電
極２０及びゲート電極２１によってＮＭＯＳ４が構成さ
れている。

このＣＭＯＳインバータ回路では、Ｎ型基板ｌＯ及びＰ
ウェル１１内に寄生トランジスタ３１，３２，３３．３
４が形成される。

第４図は第３図のＣＭＯＳインバータ回路において寄生
トランジスタ及び抵抗分を考慮した等価回路である。Ｐ
ＭＯＳ３及びＮＭＯＳ４のドレイン電極と出力端子２と
の間には、寄生トランジスタ３１〜３４、Ｎ型基板１０
の抵抗４１〜４５、及びＰウェル１１内の分布抵抗４６
〜５０が接続されている。

このような等価回路においては、以下に説明する理由に
より、ラッチアップが生じるおそれがある。

ラッチアップとは、　ＣＭＯ３回路特有の現象であり、
集積回路（以下、ＩＣという）が動作中に入力ノイズな
どによってＩＣ内部でＰＭＰＭ構造のサイリスク現象が
生じ、過大電流が電源ＶＤＤ　−ＶＳ２間に流れて外乱
信号を遮断してもその異常電流が持続し、あるいは破壊
する現象をいう。

第４図の等価回路において、出力端子２に電位ｖＤＤよ
りも高い電圧が印加またはその電流が注入されると、出
力端子２→トランジスタ３１→抵抗４５→抵抗４１→電
源ＶＤＩＩの経路を電流が流れる。そのため、トランジ
スタ３１がオンし、そのコレクタ電流が出力端子２→ト
ランジスタ３１→抵抗４９→抵抗５０→電源ＶＳＳへと
流れる。

前記コレクタ電流は抵抗５０に電位降下をもたらすので
、トランジスタ３２０ベース電位を上昇させ、そのトラ
ンジスタ３２をオン状態にする。トランジスタ３２がオ
ンすると、そのコレクタ電流は抵抗４１に電位降下をも
たらし、トランジスタ３３をオン状態にする。すると、
トランジスタ３２．３３のコレクタ電流は互いのベース
電流を供給し合うことになるため、出力端子２の過大電
圧または注入電流がなくなっても電源ＶＤ［）　−ＶＳ
２間に電流が流れ続ける。

このようなラフチアツブ状態となると、電源をオフしな
い限り、電源ＶＩ）Ｄ　−ＶＳ２間の電流を切ることが
できない。

そこで、上記文献では、このようなラッチアップを防止
するための基板構造の技術が示されている。

（発明が解決しようとする問題点） しかしながら、従来のＣＭＯＳイン／ヘータ回路では、
その基板構造の製作に手数を要するばかりか、次のよう
な理由により、ラッチアップを完全に防止しえないとい
う問題点があった。

今、第５図の信号波形図で示すような入力信号ＶＩが第
２図の入力端子１に入力された場合を考える。通常、Ｃ
：ＭＯＳ回路の内部では、ＩＣのチップサイズを小さく
するために、ＰＭＯＳ３の閾値を高く、ＮＭＯＳ４の閾
値を低く設計する。そのため、ＰＭＯ９３及びＮにＯＳ
４のオン、オフ状態は、第５図のようになり、ＰＭＯＳ
３及びＮＭＯＳ４が同時にオン状態になる期間ｔが生じ
る。この時、ＩＣ内部で貫通電流が生じるために、電源
電位ＶＤＤが第５図で示すように変動する。すると、Ｃ
ＭＯＳインバータ回路の出力信号ｖＯは、電位Ｖ［ｌ［
＋よりも高い時が生じ、前記（１）のようなラツアップ
がおこるおそれがあった。また、たとえラッチアップが
生じなくても、動的消費電流を増加させるという問題点
があった。

本発明は、前記従来技術が持っていた問題点として、貫
通電流によるラッチアップと動的消費電流の増加の点に
ついて解決したＣＭＯＳインバータ回路を提供するもの
である。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、ＰＭＯＳとＮ
ＭＯＳとが縦続接続され、そのＰＭＯＳ及びＮＭＯＳの
ゲート電極に与えられる入力信号を反転した出力信号を
出力するＣＭＯＳインバータ回路において、前記入力信
号に基づき所定時間ずらした第１および第２の信号を出
力してその第１および第２の信号を前記ＰＭＯＳ及びＮ
ＭＯＳの各ゲート電極にそれぞれ与えるタイミング制御
回路を設けたものである。

（作　用） 本発明によれば１以上のようにＣＭＯＳインバータ回路
を構成したので、タイミング制御回路はその出力信号に
より、ＰＭＯＳをオンにするタイミングとＮＭＯＳをオ
ンにするタイミングとをずらすように働く。これによっ
て貫通電流の発生を防止しうる。

したがって、前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示すＣＭＯＳインバータ回路
の回路図である。なお、従来の第２図中の要素と同一の
要素には同一の符号が付されている。

このＣＭＯＳインバータ回路が従来の回路と異なる点は
、入力端子１とＰＭＯＳ３及びＮＭＯＳ４との間にタイ
ミング制御回路６０を設け、この回路６０の出力信号に
よりＰＭＯＳ３及びＮＭＯＳ４をオン、オフ動作させる
ようにしたことである。

ここで、タイミング制御回路６０は、積分回路等で構成
される遅延回路６１．２人力ｌ出力の論理和ゲート（以
下、ＯＲゲートという）６２、及び２人力ｌ出力の論理
積ゲート（以下、ＡＮＤゲートという）６３とを備えて
いる。

遅延回路８１は、その入力端が入力端子１に、その田力
漏がＯＲゲート６２及びＡＮＤゲート６３の一方の入力
端に、それぞれ接続されている。ＯＲゲート６２は、そ
の他方の入力端が入力端子ｌに、その出力端がＰＭＯＳ
３のゲート電極に、それぞれ接続されている。また、Ａ
ＮＤゲート６３は、その他方の入力端が入力端子１に、
その出力端がＮＭＯＳ４のゲート電極に、それぞれ接続
されている。

第６図は遅延回路６１の構成例を示すもので、この遅延
回路６１はコンデンサＣを用いたＴ字型の積分回路で構
成されている。

次に、以上のように構成されるＣＭＯＳインバータ回路
の動作を、第７図の信号波形図を参照しつつ説明する。

今、台形状のパルス波からなる入力信号ｖＩが入力端子
１を介して遅延回路Ｂ１及びＯＲゲート６２に与えられ
るとする。遅延回路６１は入力信号Ｖｌを若干遅らせた
出力信号を出力し、ＯＲゲート６２及びＡＮＤゲート４
に与える。ＯＲ回路６２は入力信号ＶＩと遅延回路６１
の出力信号との論理和をとり、それをＰＭＯＳ３のゲー
トに与える。この際、ＯＲゲート６２の出力信号（第１
の信号）がＨレベルのときはＰＭＯＳ３がオフ状態、Ｌ
レベルのときにはオン状態となる。また、ＡＮＤゲート
６３は入力信号ｖ■と遅延回路６１の出力信号との論理
積をとり、それをＮＭＯＳ４のゲート電極に与える。こ
の際、ＡＮＤゲート６３の出力信号（第２の信号）がＨ
レベルのときにはＮＭＯＳ４がオン状態、Ｌレベルのと
きにはオフ状態となる。

すると、第７図の期間Ｔにおいて、ＰＭＯＳ３及びＮＭ
ＯＳ４が同時にオフ状態となるため、貫通電流によるラ
ンチアップが防＋ｈできると共に、動的消費電流を低減
することができる。なお、期間Ｔの時間は、回路の動作
速度等に応じて適宜選択すればよい。

而して本実施例では、ＰＭＯＳ３がオン状態から完全に
オフ状態になって後にＮＭＯＳ４がオン状態になり、８
ＭＯ９４が完全にオフ状態になった後にＰＭＯＳ３がオ
ン状態になるため、簡易的確にラッチアンプの防止およ
び動的消費電流の低減化が計れる。

従って、ラフチアツブが起きやすいＢｉ−ＣＭＯＳにお
いては、バイポーラ（アナログ部分）と近接した０ＭＯ
３にタイミング制御回路６０を設けると、効果的である
。

なお、上記実施例において、タイミング制御回路６０は
他の論理回路を用いて構成することもできる。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＰＭＯＳ
をオン状態にするタイミングとＮＭＯＳをオン状態にす
るタイミングとをずらしたので、貫通電流によるラッチ
アップの防止と、動的消費電流の低減の効果が期待でき
る。

【図面の簡単な説明】

第１図は本発明のＣＭＯＳインバータ回路の回路図、第
２図は従来のＣＭＯＳインバータ回路の回路図、第３図
は第２図の構造断面概略図、第４図は第３図の等価回路
を示す回路図、第５図は第２図の回路の信号波形図、第
６図は第１図中の遅延回路の回路図、第７図は第１図の
回路の信号波形図である。 ３・・・・・・ＰＭＯＳ、４・・・・・・ＮＭＯＳ、８
０・・・・・・タイミング制御回路、６１・・・・・・
遅延回路、６２・・・・・・ＯＲゲート、Ｓ３・・・・
・・ＡＮＤ　ゲート。 出願人代理人　　　柿　　木　　恭　　成３　：　ＰＡ
７１Ｏ５ ４：　ＮＭＯＳ 本発明の６ＭＯ５１″、／ＪＸ′−タ回邑４第１図 舅も２図 −−−−−ｍ−−−−−−−−−−−ＶＳＳ第２図の信
号波形図 第５図 第１図の遅延回路 第１７の信号波形関 第７図

Claims (1)

1. 【特許請求の範囲】 ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
   ンジスタとが縦続接続され、その両トランジスタのゲー
   ト電極に与えられる入力信号を反転した出力信号を出力
   するＣＭＯＳインバータ回路において、 前記入力信号に基づき所定時間ずらした第１および第２
   の信号を出力してその第１および第２の信号を前記両ト
   ランジスタの各ゲート電極にそれぞれ与えるタイミング
   制御回路を設けたことを特徴とするＣＭＯＳインバータ
   回路。