JPS6281760A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 第１の実施例の工程断面図（第１図） 第２の実施例の工程断面図（第２図） 実施例による完成体の平面図（第３図）バルクに形成さ
れたラテラル ・トランジスタの側断面図（第４図） 従来のＳＯＩラテラル・ｌ・ランジスタの要部模式図（
第５図）（第６図） 現在のＳＯＩ　ラテラル・トランジスタの要部模式図（
第７図） 従来の製造方法の工程断面図（第８図）〔概　要〕 ＳＯＩ構造のバイポーラ・トランジスタにおける下層絶
縁膜を、エミッタ領域とコレクタ領域の対向する側面に
セルファラインされ、且つその間隔より幅狭（形成され
たベース・コンタクト窓形状を有する耐酸化膜パターン
をマスクにして選択酸化によって形成することにより、
ベース・コンタクト窓近傍の下層絶縁膜の膜厚及び品質
を確保し、該コンタクト窓上に幅広く形成されるベース
電極とエミッタ及びコレクタ領域との間の絶縁性を向上
する。

〔産業上の利用分野〕

本発明は５ＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａ
ｔｏｒ）構造の半導体装置の製造方法に係り、特にＳＯ
Ｉ構造のバイポーラ・トランジスタの製造方法に関する
。

バイポーラ型の半導体装置はＭＯＳ型の半導体装置に比
べ取り扱える電流量が大きいという利点を持っており、
半導体ＩＣにおいて出力バッファ回路のように大電流を
扱う回路には相補型のバイポーラ半導体装置が要望され
ている。

上記相補型バイポーラ半導体装置を半導体基板即らバル
クに形成する際には、製造の容易性から公知のように一
方例えばｎｐｎ）ランジスタが縦型に、ｐｎｐ）ランジ
スタが横型に形成された構造になる。

この場合、横型トランジスタ即ちラテラル・トランジス
タは第４図に示す模式側断面図のような構造になり、エ
ミッタ頭載Ｅから注入されるキャリアＣＡはコレクタ領
域Ｃに向って注入される分ＣＡ１のみがコレクタ領域Ｃ
に到達し、その他の向きに注入されたキャリアＣＡ２．
　ＣＡ３等はベース領域Ｂ内で再結合して消滅する。従
ってキャリアの輸送効率が極めて悪いという問題がある
。

かかるラテラル・トランジスタの問題を解決し、且つ両
翼電型のトランジスタが共にラテラル型で容易に形成で
き、しかもＭｏＳトランジスタと同−ｇ板上に併設せし
めることが極めて容易で、更には現在注目されている３
次元構造の半導体ＩＣの性能向上にも有効な、ＳＯＩ構
造のラテラル型バイポーラ・トランジスタが開発されて
いる。

このＳＯＩ構造のラテラル型バイポーラ・トランジスタ
においては、電流増幅率等の特性を向上せしめるために
、ベース領域の長さ方向の抵抗を減少せしめる構造が要
望されている。

〔従来の技術〕

第５図〜第７図はＳＯＩ構造のラテラル・バイポーラ・
トランジスタの構造の変遷を示す要部の模式平面図（ａ
ｌ及び模式側断面図（′ｂ）である。

上記の図において、５１は二酸化シリコン（ＳｉＯｚ）
絶縁基体、５２は単結晶シリコン島状基体、５３はｐ型
ベース領域、５４はｎ゛型エミッタ領域、５５はｎ９型
コレクタ領域、５６はベース・コンタクト？ｉ［，５７
は上下一定幅の多結晶シリコン・ベース電極、５日はＳ
ｉｎ、絶縁膜、５９はベース領域のコンタクト窓、６０
は上部をコンタクト窓５９より幅広く形成した多結晶シ
リコン・ベース電極、６１は配線コンタクト窓、ｎ＋　
、ｐはそれぞれ導電型を示す。

当初の構造は第５図に示すように、ベース領域５３が一
端部でｓ　ｉ　Ｏ！　絶８１基体５１上に引き出され、
この引き出されたベース・コンタクト領域５６上で配線
とのコンタクトがとられていた。

しかしこの構造においては増幅率向上のためベース幅−
ｂが狭く形成された際には、ベース領域５３の長さ方向
の抵抗（直列抵抗）ｒが増大するために、該ｒによる電
位降下によってベース領域５３のコンタクト領域５６に
近い一部しか機能しなくなり、且つエミッタ領域５４の
ベース・コンタクト領域５６に近い部分から注入される
キャリアの一部がコレクタ領域５５に向かわずにベース
・コンタクト領域５６に流れ込むことによって電流増幅
率が低下するという問題があった。

そこで第６図に示すように、ベース領域５３上にその長
手方向に沿ってエミッタ領域５４及びコレクタ領域５５
の対向する側面にセルファラインされたその間隔即ちベ
ース幅ＩＡｂより狭い幅の導電性多結晶シリコンよりな
るベース電極５７を載設する構造が提案されたが、この
構造においては増幅率向上のためベース幅Ｗｂが狭めら
れた際、ベース電極５７とエミッタ領域５４及びコレク
タ領域５５との間隔を所定の耐圧が保たれるように所定
の広さにとると、該ベース電極５７の幅Ｗが極めて狭く
なってその長ざ方向の抵抗が増大し、所期の目的が達成
されない。

そこで上記欠点を改善する構造として提案され現在に至
っているのが、第７図に示すように上部の幅−３を、エ
ミッタ領域５４及びコレクタ領域５５の対向する側面に
セルファラインされ、且つベース幅Ｗｂより幅狭く形成
したベース・コンタクト窓５９の幅間より幅広く形成さ
れたベース電極６０を用いた構造であり、これによりほ
ぼ満足する特性が得られている。

この改善された構造のＳｏｌ型ラテラル・バイポーラ・
トランジスタは従来、第８図（ａ）〜（ｄｌに示す工程
断面図を参照し下記に説明する方法によって形成されて
いた。

第８図（ａ）参照 即ち、ＳｉＯ□絶縁基体５１上にｐ型シリコン島状基体
１５３が形成されてなるＳＯＩ基板上に第１のマスク層
を被着し、その上にエツチングの選択性を有する第２の
マスク層を形成し、第１のりソグラフィ手段により第２
のマスク層をパターンニングし、第２のりソグラフィ手
段により第１のマスク層を第２のマスク層パターンの下
部にアンダーカット部が形成されるようにオーバエツチ
ングして、ｐ型シリコン基体１５３上にベース・コンタ
クト領域を規定する幅の第１のマスク層パターン６２ａ
とその上部のエミッターコレクタ間の間隔（ベース幅〉
を規定する広い幅の第２のマスク層パターン６２ｂとか
らなるＴ字型断面形状を有するマスクパターン６２を形
成し、上記第２のマスク層パターン６２ｂに整合させて
ｎ型不純物をイオン注入し、エミッタ領域となるｎ型不
純物導入領域１５４と、コレクタ領域となるｎ型不純物
導入領域１５５を形成する。

ここで、上記第１のマスク層には耐熱性を有するレジス
ト層が１．第２のマスク層にはＳｉｎ２層が用いられる
。

第８図（ｂ）参照 次いで、上記基体上に１０００人程度０厚さの５１０２
層６３を蒸着する。

第８図（Ｃ）参照 次いで、弱いウェット・エツチング手段によりマスクパ
ターン６２の側面に被着しているＳｉｎ、層６３を選択
的に除去する。かかる選択除去が可能なのは、藩着源に
対して垂直に位置する上記マスク・パターンの側面に被
着するＳｉＯ□層が他面に被着するＳｉ０２層より薄く
形成され、且つ粗に形成されてエツチング・レートが高
いことによる。

なおこの際、第２のマスク層パターン６２ｂの影になっ
ている第１のマスク層パターン６２ａの近傍領域６４の
ＳｉＯ□Ｎ６３の膜厚は非常に薄くなるという問題があ
る。

第８図（ｄ）参照 次いで、溶剤によりマスク・パターンを除去してベース
・コンタクト窓５９を形成し、所定のアニール処理によ
り前記ｎ型不純物導入領域と１５４と１５５を活性化し
てｎ゛型エミッタ領域５４とｎ゛型コレクタ領域５５を
形成し、以後、通常の方法によすＪ亥ベース・コンタク
ト窓５９上に３亥ベース・コンタクト窓５９より広い幅
の導電性多結晶シリコン・ベース電極５８を形成し、該
基体の全面上に燐珪酸ガラス（ＰＳＧ）絶縁膜６５を形
成し、該絶縁膜６５に配線コンタクト窓６１を形成し、
該コンタクト窓６１上にアルミニウム（ＡＩ）等よりな
るエミッタ配線６６及びコレクタ配線６７を形成する方
法である。

〔発明が解決しようとする問題点〕

然し上記従来方法においては、第８図（Ｃ）により説明
したように、マスクパターン６２を除去するために該マ
スクパターン６２の側面に被着しているＳｉＯ□層６３
層膜３的に除去する際に、第１のマスク層パターン６２
ａの近傍領域６４の５ｉＣｈ層６３が非常に薄くなるた
めに該第１のマスク層パターン６２ａで規定されるベー
ス・コンタクト窓５９近傍６４のＳｉＯ□層６３層膜３
が薄くなり、蒸着ＳｉＯ□層の膜質が粗であることとあ
わせて、３１　Ｓ　ｉＯｚ　Ｎ　６３上に幅広く形成さ
れるベース電極５８とエミッタ領域５４及びコレクタ領
域５５との間に電流リークや耐圧劣化を生じ、該バイポ
ーラ・トランジスタの性能が劣化するという問題があっ
た。

〔問題点を解決するための手段〕

上記問題点は、絶！！基体上に形成された一導電型半導
体島状基体の表面に耐酸化性を有するマスク膜を形成す
る工程と、該耐酸化性マスク股上に帯状の第１のマスク
・パターンを形成する工程と、該第１のマスク・パター
ンをマスクにして反対導電型不純物を導入し、該一導電
型半導体島状基体に第１．第２の反対導電型領域を形成
する工程と、該第１のマスク・パターンの側面部を選択
的に除去して該第１のマスク・パターンよりも幅の狭い
帯状の第２のマスク・パターンを形成する工程と、該第
２のマスク・パターンをマスクにして該耐酸化性マスク
膜の表出部を選択的に除去する工程と、該第２のマスク
・パターンを除去してその下部に残留する該耐酸化性マ
スク膜を表出せしめる工程と、該残留耐酸化性マスク膜
をマスクにして選択酸化を行い、核晶状半導体基体の表
面に選択的に半導体酸化膜を形成する工程と、該残留耐
酸化性マスク膜を除去して該半導体酸化膜に該半導体島
状基体における一導電型領域を表出する帯状の開孔を形
成する工程と、該開孔上に該開孔より幅の広い帯状の導
電性パターンを形成する工程とを含む本発明による半導
体装置の製造方法により解決される。

〔作　用〕

即ら本発明においては、半導体島状基体の表面を覆う下
層絶縁膜を、エミッタ領域及びコレクタ領域の対向する
側面とセルファラインされ、且つその間隔即ちベース幅
よりも狭く形成された、ベース・コンタクト窓の形状を
規定する耐酸化膜パターンをマスクにして熱酸化によっ
て形成した半導体酸化膜によって構成する。

かくて、ベース・コンタクト窓近傍の絶縁膜も厚く形成
され、且つ緻密で膜質の優れた熱酸化膜よりなることに
より、上記絶縁膜上に幅広く形成されるベース電極とエ
ミッタ領域及びコレクタ領域との間の電流リークや耐圧
劣化は防止され、ＳＯＩ構造のバイポーラ・トランジス
タの性能が向上する。

〔実施例〕

以下本発明を、図を参照し実施例により具体的に説明す
る。

第１図（ａｌ〜（ｈｌは本発明の第１の実施例の工程断
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例の
工程断面図、第３図はこれら実施例で形成したバイポー
ラ・トランジスタの模式平面図である。

全図を通じ同一対象物は同一符合で示す。

第１図（１）参照 第１の実施例においては、例えばＳｉ基板上１上に厚い
５ｉｎ２絶縁層２が形成され、該ＳｉＯ□ｉＯ□２上に
厚さ０．５〜１μｍ程度のｐ型車結晶Ｓｉ島状基体３が
形成されてなるＳｏ１基板を用い、先ず熱酸化により単
結晶Ｓｉ島状基体３の表面に厚さ１００人程０の第１の
熱ＳｉＯ□膜４を形成し、次いで化学気相成長（ＣＶＤ
）法により例えば厚さ５００人程０の第１の窒化シリコ
ン（Ｓｉ、Ｎ４．）膜５を形成する。

第１図（ｂ）参照 次いでＣＶＤ法により該ＳＯ１基板上に厚さ４０００人
程度０ＣＶＤ−５ｉＯｚ膜を形成し、次いでＣＶＤ法に
より厚さ１０００人程度０第２の５ｉＪａ膜を形成し、
通常のりソグラフィ技術によりパターンニングを行って
、該単結晶シリコン島状基体３の上部に第２の５ｉＪ４
膜６を上部に有する帯状のＣＶＤ−５ｉＯ□膜パターン
７を形成する。なお該パターンの幅−１はエミッタ、ベ
ース領域の横方向の拡がり寸法を考慮して、その分所型
のベース幅Ｗｂよりも広く形成される。

第１図（Ｃ）参照 次いで上記ＣＶＤ−５ｉＯｚ膜パターン７をマスクにし
これに整合させて燐（ｐ）を加速エネルギー１２０にｅ
Ｖ。

ドーズ量３　Ｘ　１０１５／　ｃｍ２程度の条件でイオ
ン注入し、１０００℃で１５分程度熱処理を行って上記
注入燐を活性化再分布させてｎ＋型エミッタ領域８及び
ｎ°型コレクタ領域９を形成する。

なお残った領域はｐ型ベース領域１０となる。

第１図（ｄ）参照 次いで第２の５ｉｄＬ膜６及び第１の５ｉ４Ｎａ膜５を
マスクにしてＣＶＤ−５ｉＯ□膜パターン７をサイドエ
ツチングする。ここで残されたＣＶＤ−５ｉＯ□膜パタ
ーン７の幅間がベース・コンタクト窓の幅を決定する。

第１図ｔｅｌ参照 次いでＣＶＤ−５ｉＯ□膜パターン７をマスクにし、燐
酸等により第２のＳｉ３Ｎ、膜６及び第１の５ｉＪａ膜
５の表出部を除去する。

第１図（ｆ）参照 次いでＣＶＤ−５ｉ０２膜パターン７をエツチング除去
した後、残留する第１のＳｉ３Ｎ、膜５をマスクにして
選択酸化を行い数品状基体面に厚さ５００人程０の第２
の熱ＳｉＯ□絶縁膜１１を形成する。この時ベース領域
１０上の第１のＳｉ３Ｎ４膜５に覆われた領域のみ酸化
が進まず厚さ１００人程０の熱ＳｉＯ□膜４がその侭維
持される。

第１図（ｇｌ参照 次いで燐酸等により第１のＳｉ、Ｎ４膜５を除去し、弗
酸系の液による軽いエツチングによりベース領域上の熱
ＳｉＯ□絶縁膜４を選択的に除去し、ベース領域１０上
にベース領域にセルファラインし且つベース幅柿より狭
い幅間を有するベース・コンタクト窓１２を形成し、次
いでＣＶＤ法により該ＳＯＩ基板上に厚さ４０００人程
度０多結晶Ｓｉ層１３を形成し、次いで該多結晶Ｓｉ層
１２に硼素（Ｂ）を加速エネルギー５０ＫｅＶ、ドーズ
量Ｉ　Ｘ　１０１Ｓ／　ｃｍ”程度の条件でイオン注入
し、９５０°Ｃ３２０分程度の熱処理を行って活性化さ
せて、該多結晶５ｉＦｉ１３に高導電性を付与する。

第１図（ｈｌ参照 次いで上記多結晶Ｓｉ層１３をベース・コンタクト窓１
１の幅−２よりも広い幅Ｗ３にパターンニングして多結
晶Ｓｉヘベー電極１４を形成し、以後通常の方法により
、該ＳＯＩ基板上にＰＳＧ絶縁膜１５を形成し、該ＰＳ
Ｇ絶縁膜１５にエミッタ領域８．コレクタ領域９を表出
する配線コンタクト窓１６及び図示しないベース電極へ
の配線コンタクト窓を形成し、該配線コンタクト窓１６
上にＡ１等よりなるエミッタ配線１７、コレクタ配線１
８及び図示しないベース配線を形成する。

次ぎに本発明の第２の実施例について、図を参照して説
明する。

第２図（ａ）参照 前記同様の方法により第１図（ａ）の構造を形成した後
、ＣＶＤ法と通常のパターンニング工程を経てシリコン
島状基体３の上部にベース・コンタクト窓の幅に対応す
る幅間を有する厚ざ４０００人程度０多ＶＤ−５ｉＯ□
膜パターン７を形成し、次いでＣＶＤ法により該ＳＯＩ
基板上に厚さ１μｍ程度のＰＳＧマスク層１９を形成す
る。

第２図（ｂ）参照 次いで基板面に対し垂直方向に優勢なエツチング手段例
えばりアクティブ・イオンエツチング（ＲＩＥ）処理に
より上記ＰＳＧマスク層１９をエツチングし、ＣＶＤ−
５ｉＯｚ膜パターン７の側面ニＰｓｃマスク層１９より
なるサイドウオール２０を形成する。上記ＰＳＧ膜厚の
場合に、サイドウオール２０の幅は４０００人程度０多
る。

なおここで、サイドウオール２０を含む該マスク・パタ
ーンの幅−１は、所望のベース幅肺よりも広く形成され
る。

第２図（Ｃ）参照 次いで、上記サイドウオール２０を有するＣＶＤ−５ｉ
Ｏ□膜パターン７をマスクにしサイドウオール２０の側
面に整合させて前記実施例と同様な条件で燐（Ｐ）をイ
オン注入し、熱処理による活性化を行ってｎ・型エミッ
タ領域８及びｎ゛型コレクタ領域９を形成する。

第２図（ｄ）参照 次いでＰＳＧよりなるサイドウオール２０のみエツチン
グ除去した後、ＣＶＤ−５ｉＯ□膜パターン７をマスク
にして５ｉＪａ膜５の表出部を選択的にエツチング除去
する。

そして上記工程以後、第１図（ｆ）〜（ｈ）を参照して
先に説明した第１の実施例と同様の工程を経て、ベース
・コンタクト窓１２より広い幅のベース電極１４を有す
るＳＯＩ構造のバイポーラ・トランジスタが完成する。

第３図は上記第１．第２の実施例により形成されたＳｏ
ｌ構造のバイポーラ・トランジスタの模式平面図である
。図中２１はベース配線を示す。

以上第１．第２の実施例に示したように本発明の方法に
よれば、Ｓｏｌ構造のバイポーラ・トランジスタにおい
て、ベース領域にセルファラインし、且つベース幅より
狭い幅に形成されるベース・コンタクト窓周辺の下層絶
縁膜が、該ベース・コンタクト窓配設部上に形成された
耐酸化膜パターンをマスクにし選択酸化法によって形成
した熱Ｓｉｎ。

膜によって構成される。

そのため、緻密で高絶縁性を有する下層絶縁膜になると
同時に、ベース・コンタクト窓近傍の膜厚が極端に薄く
形成されることがなくなるので、ベース抵抗を低減させ
るために該ベース・コンタクト窓上に幅広（形成される
ベース電極と、エミッタ及びコレクタ領域との間の電流
リークや耐圧劣化は防止される。

〔発明の効果〕

以上説明のように本発明によれば、ベース・コンタクト
窓上に該コンタクト窓より広い幅のベース電極を載設し
てベース抵抗の低減を図るＳＯＩ構造のバイポーラ・ト
ランジスタにおける、ベース電極とエミッタ及びコレク
タ領域との間の電流リークや耐圧劣化は防止され、その
性能及び製造歩留りが向上する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の工程断面図、第２図は
同第２の実施例の工程断面図、第３図は同実施例により
形成したＳＯＩ構造のバイポーラ・トランジスタの模式
側断面図、第４図はバルクに形成されたラテラル・トラ
ンジスタの模式側断面図、 第５図、第６図は従来のＳＯＩラテラル・トランジスタ
の要部模式図、 第７図は現在のＳＯＩラテラル・トランジスタの要部模
式図、 第８図は従来の製造方法の工程断面図である。 図において、 ２はＳｉＯ□絶縁膜、 ３はｐ型車結晶Ｓｌ島状基体、 ４は第１の熱ＳｉＯ□膜、 ５は第１の５ｉＪ４膜、 ６ば第２の５ｉＪｓ膜、 ７はＣＶＤ−５ｉＯｚ膜パターン、 ８はｎ゛型エミッタ領域、 ９はｎ゛型コレクタ領域、 １０はｐ型ベース領域、 １１は第２の熱Ｓｉ０ｇ膜、 １２はベース・コンタクト窓、 １３は多結晶Ｓｉ層、 １４は多結晶Ｓｉベース電極、　　　　□１９はＰＳＧ
マスク層、 ２０はＰＳＧサイドウオール を示す。

Claims (1)

1. 【特許請求の範囲】 絶縁基体上に形成された一導電型半導体島状基体の表面
   に耐酸化性を有するマスク膜を形成する工程と、 該耐酸化性マスク膜上に帯状の第１のマスク・パターン
   を形成する工程と、 該第１のマスク・パターンをマスクにして反対導電型不
   純物を導入し、該一導電型半導体島状基体に第１、第２
   の反対導電型領域を形成する工程と、 該第１のマスク・パターンの側面部を選択的に除去して
   該第１のマスク・パターンよりも幅の狭い帯状の第２の
   マスク・パターンを形成する工程と、 該第２のマスク・パターンをマスクにして該耐酸化性マ
   スク膜の表出部を選択的に除去する工程と、 該第２のマスク・パターンを除去してその下部に残留す
   る該耐酸化性マスク膜を表出せしめる工程と、 該残留耐酸化性マスク膜をマスクにして選択酸化を行い
   、該島状半導体基体の表面に選択的に半導体酸化膜を形
   成する工程と、 該残留耐酸化性マスク膜を除去して該半導体酸化膜に該
   半導体島状基体における一導電型領域を表出する帯状の
   開孔を形成する工程と、 該開孔上に該開孔より幅の広い帯状の導電性パターンを
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。