JPS6281761A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS6281761A JPS6281761A JP60223051A JP22305185A JPS6281761A JP S6281761 A JPS6281761 A JP S6281761A JP 60223051 A JP60223051 A JP 60223051A JP 22305185 A JP22305185 A JP 22305185A JP S6281761 A JPS6281761 A JP S6281761A
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- layer
- base
- emitter
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体基板内にＰエミッタ、ｎベース、Ｐベー
ス、ｎエミッタの各層が順充互いに接して役けられ、半
導体基板の一表面側のｎエミッタ１（ｉｉから、隣接す
るＰベース層に達し、複数の短冊状のカソード領域を形
成する凹部を備えるゲートターンオアサイリスタ（以下
ＧＴＯサイリスタと略す）に関する。
ス、ｎエミッタの各層が順充互いに接して役けられ、半
導体基板の一表面側のｎエミッタ１（ｉｉから、隣接す
るＰベース層に達し、複数の短冊状のカソード領域を形
成する凹部を備えるゲートターンオアサイリスタ（以下
ＧＴＯサイリスタと略す）に関する。
従来の拡散法によるＧＴＯサイリスタの断面構造を第２
図に示すっ第２図（ａ）は同サイリスタの断面の不、袖
吻ａソプロフィルを示す図であり、第２図（ｂ）は断面
形状の要部とＰエミッタ２、ｎベース１、ｐ ヘ−ス３
、ｎエミッタ４の各層を備えていることを示す。
図に示すっ第２図（ａ）は同サイリスタの断面の不、袖
吻ａソプロフィルを示す図であり、第２図（ｂ）は断面
形状の要部とＰエミッタ２、ｎベース１、ｐ ヘ−ス３
、ｎエミッタ４の各層を備えていることを示す。
ＧＴＯサイリスタのゲート逆電圧（ｆ′ｉＰベース層３
とｎエミッタ層４の不純物濃度分布に関係し、Ｐベース
層が比較的高い不純物濃度（約１０ ｃｍ ）の場合、
そのゲート逆心圧は２０〜３０ Ｖと低い僅である。
とｎエミッタ層４の不純物濃度分布に関係し、Ｐベース
層が比較的高い不純物濃度（約１０ ｃｍ ）の場合、
そのゲート逆心圧は２０〜３０ Ｖと低い僅である。
この場合、 ＧＴＯサイリスタのターンオフ時のゲート
逆醒流上昇率−ｄｉｇ ／ ｄｔを大きな値にすること
ができないため、ターンオフ時間が長くなり、高い周波
数領域でＧＴＯサイリスタの使用ができないという問題
があった。
逆醒流上昇率−ｄｉｇ ／ ｄｔを大きな値にすること
ができないため、ターンオフ時間が長くなり、高い周波
数領域でＧＴＯサイリスタの使用ができないという問題
があった。
また、ｎエミッタ層４の表面から凹部を設けて形成され
る短冊形状のカソード領域５とゲート電極が被着される
ゲート領域６の分離をメサエッチングによる凹部８の形
成によシ行なう場合、凹部の底に設けられるゲートを極
７はＰベース層３の不純物濃度が最大のところではなく
、比較的不純物濃度が低く、従つ−Ｃ高いシート抵抗の
ところに形成されることになり、その結果ケートインピ
ーダンスが大きくなる。
る短冊形状のカソード領域５とゲート電極が被着される
ゲート領域６の分離をメサエッチングによる凹部８の形
成によシ行なう場合、凹部の底に設けられるゲートを極
７はＰベース層３の不純物濃度が最大のところではなく
、比較的不純物濃度が低く、従つ−Ｃ高いシート抵抗の
ところに形成されることになり、その結果ケートインピ
ーダンスが大きくなる。
従って従来のＧＴＯサイリスタはゲート逆電圧が２０〜
３０ Ｖと低くかつゲートインピーダンスが大きいので
、その可制御を流を高めることが困難であった。
３０ Ｖと低くかつゲートインピーダンスが大きいので
、その可制御を流を高めることが困難であった。
本発明はスイッチング特性と可制御電流特性とを改良し
たＧＴＯサイリスタを提供することを目的とするもので
ある。
たＧＴＯサイリスタを提供することを目的とするもので
ある。
３発明の要点〕
本発明は前述のＧＴＯサイリスタにおいて、Ｐベース層
がｎベースに近い側に高濃度不純物を有する牙ＩＰベー
ス層と、ｎエミッタ側に近い低濃度不純物を有する第２
Ｐベース層とを備え、前記凹部の底が第１Ｐペー゛ス層
に達するように形成することによシ、上記目的を達成し
ようとするものである。
がｎベースに近い側に高濃度不純物を有する牙ＩＰベー
ス層と、ｎエミッタ側に近い低濃度不純物を有する第２
Ｐベース層とを備え、前記凹部の底が第１Ｐペー゛ス層
に達するように形成することによシ、上記目的を達成し
ようとするものである。
以下、本発明の一実施例について、図面全参照して詳細
に説明する。
に説明する。
第１図は本発明に係るＧＴＯサイリスタの断面構造を示
す図で、第１図（ａ）ｒｉその断面形状のｇｉ部と各層
を備えることを示し、第２図（ｂ） Ｖｉ横軸にＧＴＯ
サイリスタの厚さ方向、縦軸に不純物一度をあられす不
純物ｍＷグロフィル図である。
す図で、第１図（ａ）ｒｉその断面形状のｇｉ部と各層
を備えることを示し、第２図（ｂ） Ｖｉ横軸にＧＴＯ
サイリスタの厚さ方向、縦軸に不純物一度をあられす不
純物ｍＷグロフィル図である。
半導体基板（ｎベース）１］の両面から熱拡散によりＰ
エミッタ１２、第１Ｐベース１３が形成さノ′シる。
エミッタ１２、第１Ｐベース１３が形成さノ′シる。
この第１Ｐベース１３の表面不純物ｍ度は１Ｘ」〇帰
以上とすることが望ましい、３１．かる麦オコ、Ｐベー
ス］３の表面にエピタキシャル結晶成長技術を用い１Ｘ
１０α以下の不純物濃度を持つ第２Ｐベースノー２０を
２ないし３０μｍの厚さに形成する。さらに第２Ｐベー
ス層２０の表面にｎエミッタ層１４を形成した後、ｎエ
ミッタ層１４の表面から、複数の短冊形の表面形状をも
つカソード領域１５を残して残部を公知のエツチング技
術によシメサエッチングして凹部１６を形成する。この
際凹部１６の底はｎエミッタＪ？Ｉｆ１１４と第２Ｐベ
ース層２０を貫通して牙ＩＰベース層１３に達するよう
に凹部を形成することが重要である。続いて、カソード
電極１８、ゲート電極１７を公知の金属蒸着技術、ホト
リソグラフィーなどの技術を用いてオーム接触させる。
以上とすることが望ましい、３１．かる麦オコ、Ｐベー
ス］３の表面にエピタキシャル結晶成長技術を用い１Ｘ
１０α以下の不純物濃度を持つ第２Ｐベースノー２０を
２ないし３０μｍの厚さに形成する。さらに第２Ｐベー
ス層２０の表面にｎエミッタ層１４を形成した後、ｎエ
ミッタ層１４の表面から、複数の短冊形の表面形状をも
つカソード領域１５を残して残部を公知のエツチング技
術によシメサエッチングして凹部１６を形成する。この
際凹部１６の底はｎエミッタＪ？Ｉｆ１１４と第２Ｐベ
ース層２０を貫通して牙ＩＰベース層１３に達するよう
に凹部を形成することが重要である。続いて、カソード
電極１８、ゲート電極１７を公知の金属蒸着技術、ホト
リソグラフィーなどの技術を用いてオーム接触させる。
Ｐエミッタ層１２表面にはアノード電極１９をオーム接
触形成する。第１図（ｂ）の符号２１はゲート電極１７
を第１Ｐベース層１３にオーム接触させるための高濃度
Ｐ型不純物層である。
触形成する。第１図（ｂ）の符号２１はゲート電極１７
を第１Ｐベース層１３にオーム接触させるための高濃度
Ｐ型不純物層である。
次にゲート逆電圧とゲートインピーダンスを具体的に改
良するための条件について第３図、第４図により説明す
る。
良するための条件について第３図、第４図により説明す
る。
牙３図は第２Ｐベース層２０の不純物濃度とゲート逆電
圧の関係を示す図である。、Ａ−３図よりユ×１０α以
下の不純物濃度のとき、ゲート逆電圧が４０ Ｖ 以上
となシ従来のそれの２倍近い値となることが判る。ゲー
ト逆電圧が４０Ｖ以上の場合、通常のＧＴＯサイリスタ
のゲートリード線のインダクタンスは０．４μＨ１！４
度が最少であるので、り゛−ト逆電流上昇率−ｄｉｇ
／ ｄｔ ＝ ＶＨｙ ／ ＬＧ ＝ゲート逆曳圧／ゲ
ートリードインダクタンス−４０Ｖ ／ Ｌ、）、４μ
ｍ１ ＝１００Ａ ／μＳとなる。
圧の関係を示す図である。、Ａ−３図よりユ×１０α以
下の不純物濃度のとき、ゲート逆電圧が４０ Ｖ 以上
となシ従来のそれの２倍近い値となることが判る。ゲー
ト逆電圧が４０Ｖ以上の場合、通常のＧＴＯサイリスタ
のゲートリード線のインダクタンスは０．４μＨ１！４
度が最少であるので、り゛−ト逆電流上昇率−ｄｉｇ
／ ｄｔ ＝ ＶＨｙ ／ ＬＧ ＝ゲート逆曳圧／ゲ
ートリードインダクタンス−４０Ｖ ／ Ｌ、）、４μ
ｍ１ ＝１００Ａ ／μＳとなる。
本発明のＣ）Ｔｏサイリスタでは逆電流上昇率が１０Ｏ
Ａ ／μＳ以上という大きな値を実現できるため、スイ
ッチングオフ時間を従来の２分の１程度に短縮できる効
果をもつ。
Ａ ／μＳ以上という大きな値を実現できるため、スイ
ッチングオフ時間を従来の２分の１程度に短縮できる効
果をもつ。
第４図は第２Ｐベース７１１２０の厚さと可制御電流と
の関係を示す図である。
の関係を示す図である。
該層２０の厚さが２μｍ以下での可制御電流の低下は第
２Ｐベース層の厚さの縮少によるゲート逆覗圧の低下に
起因するものである。一方その厚さを３０μｍ以上とす
ると、ゲートインピーダンスが増加するため９制＃１７
を流が減少するので、第２Ｐべ一ス層厚さは２ないし３
０７１ｍとするとゲートインピーダンスを従来のそれの
約半分になシ、最適条件となる。この条件と上記高いゲ
ート逆電圧を得る条件と併せて従来の約１．５倍の可制
御電流を得た。
２Ｐベース層の厚さの縮少によるゲート逆覗圧の低下に
起因するものである。一方その厚さを３０μｍ以上とす
ると、ゲートインピーダンスが増加するため９制＃１７
を流が減少するので、第２Ｐべ一ス層厚さは２ないし３
０７１ｍとするとゲートインピーダンスを従来のそれの
約半分になシ、最適条件となる。この条件と上記高いゲ
ート逆電圧を得る条件と併せて従来の約１．５倍の可制
御電流を得た。
第５図はＧＴＯサイリスタのターンオフ時間と第１Ｐベ
ースノーの最大不純物機度の関係を示す図である。その
濃度の値が１×１０α以下ではやはりゲートインピーダ
ンスが増加するのでターンオフ時間が長くなることが判
る。従って第１Ｐベースｊ−１３の最大不純物損度はｌ
Ｘ１０ 以上がター／オフ時間を長くしないために必要
である。
ースノーの最大不純物機度の関係を示す図である。その
濃度の値が１×１０α以下ではやはりゲートインピーダ
ンスが増加するのでターンオフ時間が長くなることが判
る。従って第１Ｐベースｊ−１３の最大不純物損度はｌ
Ｘ１０ 以上がター／オフ時間を長くしないために必要
である。
本発明によれば、前述のＧＴＯサイリスタにおいて、Ｐ
ベース層がｎベース層に近い側に高濃度不純物を有する
第１ベース層と、ｎエミッタ側に近い低ｍ度不純物を有
する第２Ｐベース層とを備え、凹部の底が第１Ｐベース
層に達するように形成したので、スイッチングオフ時間
を従来のものに比べ２分の１８贋に短縮でき、可制御電
流を従来の約１．５倍程度ＶＣ向上させることができる
。
ベース層がｎベース層に近い側に高濃度不純物を有する
第１ベース層と、ｎエミッタ側に近い低ｍ度不純物を有
する第２Ｐベース層とを備え、凹部の底が第１Ｐベース
層に達するように形成したので、スイッチングオフ時間
を従来のものに比べ２分の１８贋に短縮でき、可制御電
流を従来の約１．５倍程度ＶＣ向上させることができる
。
１１図は本発明の一実施例を示し、１１図（ｂ）はその
ＧＴＯサイリスタの要部断面図、１１図（ａ）はその不
純物プロフィル図、第２図は従来のＧＴＯサイリスタの
断面構造を示し、第２図（ｂ）はその要部断面図、第２
図（ａ）はその不純物プロフィルを示す図、第３図は第
２Ｐベース層の不純物一度とゲート逆電圧の関係を示す
図、第４図は第２Ｐベース層厚さと可制御１！流の関係
を示す図、第５図は第１Ｐベース層の不純物１１度とタ
ーンオフ時間の関係を示す図である。 １１・・・ｎｆｉ半導体基板、１２・・・Ｐエミッタ層
、１３・・・オｌＰベース層、 ２０・・・第２Ｐベー
ス／１．１４・・・ｎエミッタ層、１５・・・カンード
領域、１７・・ニゲート電極、１８・・・カンード′電
極、１９・・・アノード電極。 （汐〕 簗１凹 （ｂ） 第２図 第２Ｐへ゛−ス層の不純物１浅（ｃｍ−９第３図 第２Ｐτ−ス層厚さ （７ｍり 第１Ｐ″ＶＶ″−ス層の最大玉刹ガ披ゾ１斐（Ｘｔｏ”
ｃｍ’っ第５図
ＧＴＯサイリスタの要部断面図、１１図（ａ）はその不
純物プロフィル図、第２図は従来のＧＴＯサイリスタの
断面構造を示し、第２図（ｂ）はその要部断面図、第２
図（ａ）はその不純物プロフィルを示す図、第３図は第
２Ｐベース層の不純物一度とゲート逆電圧の関係を示す
図、第４図は第２Ｐベース層厚さと可制御１！流の関係
を示す図、第５図は第１Ｐベース層の不純物１１度とタ
ーンオフ時間の関係を示す図である。 １１・・・ｎｆｉ半導体基板、１２・・・Ｐエミッタ層
、１３・・・オｌＰベース層、 ２０・・・第２Ｐベー
ス／１．１４・・・ｎエミッタ層、１５・・・カンード
領域、１７・・ニゲート電極、１８・・・カンード′電
極、１９・・・アノード電極。 （汐〕 簗１凹 （ｂ） 第２図 第２Ｐへ゛−ス層の不純物１浅（ｃｍ−９第３図 第２Ｐτ−ス層厚さ （７ｍり 第１Ｐ″ＶＶ″−ス層の最大玉刹ガ披ゾ１斐（Ｘｔｏ”
ｃｍ’っ第５図
Claims (1)
- 半導体基板内にＰエミッタ、ｎベース、Ｐベース、ｎエ
ミッタの各層が順次互いに接して設けられ、半導体基板
の一表面側のｎエミッタ層から、隣接するＰベース層に
達し、複数の短冊形状のカソード領域を形成する凹部を
設けたものにおいて、Ｐベース層が、ｎエミッタ層とは
反対の側で隣接するｎベース層に近い側に高濃度不純物
を有する第１Ｐベース層と、ｎエミッタ層に近い側に低
濃度不純物を有する第２Ｐベース層とを備え、前記凹部
の底が第１Ｐベース層に達するものであつて、該底にゲ
ート電極、半導体基板の一表面側の前記カソード領域に
カソード電極、他表面側のＰエミッタ層表面にアノード
電極をそれぞれ設けたことを特徴とするゲートターンオ
フサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223051A JPS6281761A (ja) | 1985-10-07 | 1985-10-07 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223051A JPS6281761A (ja) | 1985-10-07 | 1985-10-07 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281761A true JPS6281761A (ja) | 1987-04-15 |
Family
ID=16792064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223051A Pending JPS6281761A (ja) | 1985-10-07 | 1985-10-07 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036861A (ja) * | 1989-06-05 | 1991-01-14 | Fuji Electric Co Ltd | エピタキシャルゲートターンオフサイリスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
-
1985
- 1985-10-07 JP JP60223051A patent/JPS6281761A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038475A (ja) * | 1973-08-08 | 1975-04-09 | ||
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036861A (ja) * | 1989-06-05 | 1991-01-14 | Fuji Electric Co Ltd | エピタキシャルゲートターンオフサイリスタ |
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