JPS6282449A - コンピユ−タのインタ−フエイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンビ、１−夕のインターフェイス、より具体
的に言えば、バスを基準とするコンピュータと、バイト
をバケットで転送するリンクとの間のインターフェイス
に関する。

Ｂ、従来の技術位び発明が解決しようとする問題点 ＩＢＭで製造され販売されているパ・−ソナルコンピュ
ータ（リードＰＣという）は、コンピュータの種々の装
置の間でデータを転送するためバスの使用に依存する代
表的なコンビニ・−夕のアーキテクチャの１例である。

このコンピュータは、ＩＢＭ社から人手することの出来
る［１８Ｍパーソナルコンピュータの技術説明書］（Ｉ
ＢＭ　Ｐｅｒｓｏｎ、ａｌＣｏｍｐｕｔｅｒ　ｔｅｃｈ
ｎｉｃａｌ　Ｒｅｆｅｒｅｎｃｅ　）　　中に詳しく述
べられている。バスに関連して２つの制御ライン、即ち
−ＩＯＲ及び−丁ＯＷと、周辺装置が接続されているＩ
１０ポートをアドレスするために使うことの出来るアド
レスバスとがある。このプロセッサは典型的にバスの制
御下にある。プロセッサがバスに接続されている成る周
辺装置にデータを送りたいか、又は周辺装置からデータ
を受け取りたい時には、コンビニ・−タはその装置をア
ドレスして、次に、−ＩＯＲラインに読み取りコマンド
か、又は−ＩＯＷラインに書き込みコマンドを供給する
。−Ｉ　ＯＲ及び−ＩＯＷの両方のラインはバスの中に
含まれており、各工１０ポートに接続されている。アド
レス装置はそのアドレスを認識し、そして表示されたコ
マンドに対して適当な動作を遂行するだめそれ自身で準
備を行う。成る種の周辺装置はプロセッサからの読み取
りだけを行い、他の種の周辺装置はプロセッサへ書き込
みだけを行うけれども、大容量記憶装置のような他のタ
イプの装置は両方のモードで動作することが出来る。例
えば、若し周辺装置がディスク装置であれば、ディスク
装置とプロセッサの間で、何れの方向にもデータを転送
することが出来る。この場合、若し、読み取りコマンド
が発生されれば、周辺装置はプロセッサの読み取りのだ
め、データバスに１バイトのデータを与える。若し、書
き込みコマンドが発生されれば、プロセッサはデータバ
スにデータを供給し、そしてメモリがそのデータをバス
から読み取り、そしてアドレスされたロケーションにそ
のデータを記憶する。

周辺装置はしばしばプロセッサとは個別に独立して動作
する。周辺装置が周辺装置それ自身とプロセッサとの間
でデータを転送するために、データバスを使いたいと望
んだ場合、その周辺装置はバスの幾つかの割り込みライ
ンのうちの１つに割り込み要求を発生する。プロセッサ
は読み敗り及び書き込みの成る組み合わせによって、終
局的には割り込み要求に応答する。従って、このタイプ
のコンピュータアーキテクチャにおいて、周辺装置は、
Ｉ１０アドレスと、読み取り及び書き込みラインとによ
りプロセッサからの要求に応答することが分かる。転じ
て、プロセッサは割り込みラインを介して周辺装置から
の要求に応答する。

コンピュータバスによる他のタイプのデータ転送にはメ
モリへの直接アクセス（ＤＭＡ　）がある。

成る条件の下で、しばしばプロセッサとは別個の装置が
バスの制御を行い、そしてバスに接続されている２つの
周辺装置の間でデータを転送する。

例えば、ＤＭＡにおいて、データはディスクとランダム
アクセスメモリとの間で転送される。ＤＭＡの１つの使
い方としては、プロセッサが内部動作を遂行するのに多
忙である時に、プロセッサからサイクルを盗むだめのＤ
ＭＡ制御装置としての用い方がある。ＩＢＭのＰＣのバ
スはＤＭＡサービスを要求し且つＤＭＡ要求に肯定応答
をする別個のラインを備えている。

直列リンクを介して通信する他のタイプのインテリジェ
ント装置がある。典型的な直列リンクは１対の１本のラ
インから成っており、１対のラインの一方は入力路で他
方は出力路である。データ又は情報を伴ったパケットで
転送され且つ受け取られる。パケットは転送されている
データの性質を表わすに充分な情報を含んでおり、パケ
ット自身の区切り文字を持っている。換言すれば、パケ
ットはエンティティとして転送されそしてエンティティ
として受け取られる。直列リンクによってリンクされて
いる装置は堅く結合されておらず、パケットのタイミン
グは極めてルーズである。紛失パケットや、過剰なパケ
ット数による受信器の混乱を避けるために、パケットを
差し向ける通信システムは、先行したパケットの受信が
直列リンクを介して逆方向で肯定されるまで、他のデー
タは送れないことを要求することが出来る。そのような
直列リンクは通常、コンピュータバスのクロック速度よ
り遥かに速い非常に高いクロック速度で動作する。

直列リンクを介して動作するように設計された装置がバ
スを基本としたコンピュータに接続する必要がある時に
問題を生ずる。インターフェイスと関連する回路系は回
避出来ない問題であるが、然し、問題を最小限に止めた
いのは勿論のことである。より重要な問題は、コンピュ
ータバスに関する通信プロトコルが直列リンクの通信プ
ロトコルとは、非常に違っていることである。コンピュ
ータのソフトウェアが直列リンクの規約に合致するよう
コンピュータバスを修正するのは可能である。然しなか
ら、この方法は直列リンクとのすべてのＩ１０１００間
で、コンピュータの動作速度が低下し、且つ必要なオペ
レーティングシステムを拡大することになる。更に、直
列リンクに対するＩ　／　Ｏ動作は、単１の命令コード
である通常のバス基準の読み取り及び書き込み命令では
ない特別のソフトフェアを呼び起さなければならない。

最後に、特に、パケット中に含まれている制御情報が考
慮される時には、通常遥かに低速度であるコンピュータ
バスの速度によって、直列リングが拘束されることが挙
げられる。

インターフェイスを設計する際に、直列リンクに接続さ
れた装置は付加的な制御ラインによりインターフェイス
にリンクされるよう要求されないこと、或は、付加的な
制御情報が直列リンクを介して転送されるよう要求され
ないことが要望される。換言すれば、接続装置に関する
限り、パケットのプロトコルはそのまま維持されること
が要求されるということである。

コンピュータインターフェイスに関して、又は直列リン
クとバス基準のコンピュータとの間のインターフェイス
に関して多数の先行技術がある。

殆んどに共通したアプローチは、直列リンクがインター
フェイスのバッファ中にワードを書き込み、そして、読
み取られるべき待機中の新しいデータがあるか否かを決
定するだめに、コンピュータが規則的にインターフェイ
スをポーリングスル。このようなインターフェイスは米
国特許第４１７４５３６号、同第４４０４６５１号及び
同第４１４５７３９号に開示されている。

他のクラスのインターフェイスはバスと外部装置との間
のインターフェイスとして動作するＤＭＡ（メモリの直
接アクセス）を使用し、データはＤＭＡモジュールを介
して通過する。モジュールはプロセッサの制御の下にあ
る。米国特許第４０７９４５２号及び米国特許第４０７
５６９１号はこのアプローチの例である。米国特許第４
４６７４２０号は並列ポートへの出力データ専用のＤＭ
Ａ制御装置を使っている。

米国特許第４３９５７５６号に記載されているように、
インターフェイスはプロセッサの制御の下で操作しうる
けれども、これは両方のシステムソフトウェアに影響を
与え、且つプロセッサの動作に対する直列リンクの動作
を拘束する。

英国特許第２０９７５６５Ａ号は夫々のインク−フェイ
スによって多数のコンピュータバスへ接続された直列バ
スを開示している。直列バスが特定のインターフェイス
にワードを書き込む時、インターフェイスは常にデータ
読み取りを必要とするために、関連したプはセッサに割
り込む。然しなから、この特許のインターフェイスは、
バッファが充満している場合、直列バスが充満している
にも拘らず、他のワードをバッファに書き込もうとする
弱点を持っている。この状態において、第２のワードは
受け取られない。

従って、本発明の目的はコンピュータバスと直列リンク
との間のインターフェイスを提供することにある。

本発明の他の目的は、簡単なインターフェイスを提供す
ることにある。

本発明の他の目的はコンピュータバスのプロトコルと直
列リンクのプロトコルの両方に両立するインターフェイ
スを提供することにある。

Ｃ１問題点を解決するための手段 本発明は、コンピュータバスが出力レヂスタに書き込み
且つ入力レジスタから読み取るような、コンピュータバ
スと、パケット基準の直列リンクとの間のインターフェ
イスであると要約出来る。

データが出力レジスタに書き込まれると直ちに、データ
は直列化され、パケット形式に変換され、そしてアウト
バウンド直列リンクを介して転送される。インバウンド
直列リンクがパケットを転送した時、入力レジスタ充満
フラグがセットされていなければ、データは並列化され
て、入力レジスタに入れられる。充満フラグはその後に
セットされる。次に、割り込み要求又はＤＭＡ要求がコ
ンピュータバスに対して行われて、要求肯定メツセージ
がアウトバウンド直列リンクに送られる。プロセッサ又
はＤＭＡ制御装置は入力レジスタを読み取ることによっ
て、要求に応答する。入力レジスタが読み取られた時、
入力レジスタの充満フラグはリセットされる。

Ｄ、実施例 インターフェイスする一方のコンピュータとして例示す
るＩＢＭのＰＣは公知のコンピュータであり１つ既に述
べた技術説明書に記載されている。

このＰＣはバス基準のコンピュータの代表例である。

インターフェイスする他の型のコンピュータの例として
、Ｔ４２４、即ち英国のブリストル所在のＩＮＭＯ８社
で販売されているトランスピユータ（Ｔｒａｎｓｐｕｔ
ｅｒ　）がある。このコンピュータはＩ　Ｎ　Ｍ　ＯＳ
社から入手出来るＩＭＳ　　Ｔ４２４トジンスビュータ
参考マニュアルに記載されている。

Ｔ４２４コンピュータ１０の全体のアーキテクチャを第
２図に示す。３２ビツトのマイクロプロセッサ１２は毎
秒１０００万の命令語を処理する。

然しなから、この命令語は小さな命令語の組（ＲＩＳＣ
）に制限されている。高速のオンチップメモリ１４はＩ
　Ｋ、　Ｘ　３２の５０ナノ秒スタティックＲＡＭで構
成されている。従って、コンピュータは５０ナノ秒の高
速度マイクロサイクル速度で動作することが出来る。３
２ビツトのアドレス／データバス１６はメモリ制御装置
１８を介して、毎秒２５メガバイトの割合でチップをア
クセスする。

４個の高速度２重直列リンク２０は、毎秒２０メガバイ
トで動作するアダプタ２２を介してコンピュータ１０に
接続されている。ノ・−ドウエア処理スケジューラ（図
示せず）はコンピュータ１０の動作を制御する。コンピ
ュータ１０の内部アーキテクチャは直列リンク２００制
御用アトミツク（ａｔｏｍｉｃ　）命令語を供給する。

これらのリンクの各々は独立しており、従って、他のＴ
４２４又は他の装置と同時通信を許容する。Ｔ４２４「
アセンブリ」言語、ＯＣＣＡＭは、直列リンク２０を操
作するのに使われるチャネルと呼ばれる原始的なデータ
抄録を与える。それ故、リンク２０に対するソフトウェ
アインターフェイスを与えるための特別のソフトウェア
の層は必要がない。

従って、Ｔ４２４は単純だが、然し非常に高速度のコン
ピュータであることが分る。ＰＣに対して、１個又はそ
れ以上のＴ４２４をインターフェイスすることは、特に
オフロードの仕事に有用である。然しなから、ＰＣとＴ
４２４との間のアーキテクチャ及び通信プロトコルの相
違のために、両者の接続にはインターフェイスが必要で
ある。

後者のＴ４２４と、前者のＩＢＭのｐｃとをインターフ
ェイスするだめの、本発明に従ったインターフェイス３
０の概略的なブロック図を第１図に示す。Ｔ４２４の側
では、インターフェイス装置３０は１個の２重直列リン
クにのみ接続されている。ＰＣ側において、インターフ
ェイス３０はＰＣバスの種々の部分に接続されている。

特に、インターフェイス３０はバスのうちのアドレスバ
　、スの最低位１０ピツトＡ。〜八。に接続されている
。また、インターフェイス３０はＰＣバスのデータバス
のビットＤ。−Ｄ７のすべてに接続されている。制御の
目的で、インターフェイス３０はＰＣバスのＤ　Ｍ　Ａ
要求ライン３６と、ＤＭＡ肯定応答ライン３８とに接続
される。インターフェイスは更に、ＰＣバスの割り込み
要求ライン４０と、割り込み肯定応答ライン４２に接続
されている。

割り込み肯定応答ライン４２はｐｃババス部分ではない
が、中間的なノ・−ドウエアで簡単に実現することが出
来る。最後に、インターフェイス３０は、アドレスバス
３２及びデータバス３４の動作に関与するＰＣバスの種
々制御ラインに接続されている。

ＰＣに関する限り、インターフェイス３０はＩ１０ポー
トとしてふるまう。アドレスバス３２はＰＣバスへ接続
されたＩ１０ポートの１つとしてインターフェイス３０
を選択する。インターフェイス３０はプロセッサか又は
ＰＣの制御装置の何れかでアクセスすることが出来、プ
ロセッサ及びＰＣの制御装置は両方ともＰＣバスに工／
○読み取りコマンド及びＩ１０書き込みコマンドを発生
することが出来る。

本発明の実施例の詳細なブロック図を第３図に示す。こ
の実施例はＰＣプロセッサだけがインターフェイスをア
クセスすることが出来るので、ＰＣバスへのＤＭＡ接続
は含まれていない。

この実施例は２個の複合集積回路に依存している。第１
の集積回路は８２５５プログラム可能周辺インターフェ
イス６０である。８２５５は型式番号８２５５Ａとして
インテル社で販売されている。これはまた日本のＮＥＣ
社でも市販されている。

８２５５はバッファであって、８ビツト幅のデータバス
でデータをスイッチする。８２５５の一方の側に、８ビ
ツトの双方向Ｄボートがある。他の側にはポートＰＡ、
ポートＰＢ及びポートＰＣと呼ばれる３個の８ビツトポ
ートがある。８２５５はＤボートで読み取られる制御ワ
ードによりプログラムすることが出来る。この実施例に
おいて、８２５５は制御ワードＤ、　〜Ｄ。＝１０１１
　Ｘ　１０×を使うことによって、モード１で動作され
る。

上記の制御ワードで×の値は１ビツトでもθビット・で
もよい。この構成において、ボー）ＰＡは入力データポ
ート、ボー）ＰＢは出力データポート、ボー）ＰＣは入
力及び出力制御信号の組み合わせのために使われる。デ
ータは、ＰＣからＤポートへか又はＴ４２４からボー）
ＰＡへ入力し、そして、ボー）ＰＢによりＴ４２４へ出
力されるか又はポートＤによりＰＣへ出力される前に、
バッファされる。この構成における８２５５への接続は
第４図に詳細が示されている。

Ｄボートはｐｃからデータを受け取りそしてＰＣバスへ
データを出力する。入力ポートＰＡは最終的にＴ４２４
かもデータを受け取る。出力ポートＰＢｌｄＴ４２４ヘ
データを送る。右側に示された制御ターミナルのすべて
はポートＰＣのターミナルである。反転ストローブＡ入
力−５ＴＢＡは、−８ＴＢＡが低電位にパルスされた時
に、ポートＡへの入力上に存在するデータを８２５５の
入力ラッチにロードさせる。入カバッファＡ充満出力信
号よりＦＡは、データが入力ラッチにロードされたこと
を表示するため、高電位信号を出力する。

入力バッファ充満信号ＩＢＦＡは、後述するーＲＤ入力
の上昇エッヂによってリセットされる。この信号は、−
８ＴＥＡが高電位で且つＩＢＦＡが高電位である時にセ
ットされる。これは後述する一ＲＤの降下エッヂによっ
てリセットされる。これらの制御のすべては入力ポート
ＰＡに関連している。

出力ポートＰＢに関連して、反転出力バッファＢ充満信
号、−０ＢＦＢがある。この信号は、データが１〕ボー
トを介して８２５５の出力バッファに書き込まれたこと
を表示するために低電位になる。信号−〇　Ｂ　Ｆ’　
、は−ｗｐ、信号の上昇エッヂによって七ツ［・され、
そして−ＡＣＫＢ信号の低下によってリセットされる。

肯定応答入力信号−ＡＣＫＢは８２５５への同辺装置に
よって送られて、出力ボートＰＣからのデータが受け取
られたことを肯定する。その結果として、出力バッファ
Ｂの充満信号−０ＢＦＢはリセットされる。

ＰＣデータバス３４からＤボート中にデータを書き込む
ために、Ｐ　Ｃによって使われる反転書き込み入力−Ｗ
ＲがＤボートに関連付けられている。

反転読み取り人力〜）（Ｊ）はデータバス３４を介して
Ｔ〕ボートからデータを読み取るためＰＣによって使用
される。

リセット人力ＲＡＴは８２５５を初期化するのに使われ
、ぞして反転チップ選択−Ｃ８ば、インターフェイス用
の■１０アドレス七ツトがＰＣアドレスバス３２上のア
ドレスとマツチした時、８２５５の動作を選択するのに
使われる。２つのアドレス人力ＡＡｏ及びＡＡ、は異な
った仕事用として、８２５５をアクセスするために、ｐ
ｃババス使われる。その作用は、８２５５が異なったア
ドレスを持ったボートとして取り扱われることにある。

即ち、ボー）Ａから読み取るために、ボー）Ｂに書き込
むために、ボートｃの制御ピットを読み取るだめに、そ
して制御ワードを書き込むために、８２５５が異なって
アドレスされたボートとして取り扱われるようにするこ
とである。

本発明の実施例において使われる第２の複合集積回路は
Ｉ　Ｎ　Ｍ　Ｏ８社で販売されているＣ００Ｉリンクア
ダプタ６２であり、前述のｒＩＭＳＴ４２４トランスピ
ユータ参照マニュアル−１に記載されている。Ｃ００１
はインバウンドリンクＬＩＮＫＩＮ及びアウトバウンド
リンクＬＩＮＫＯＵＴで構成された１　（Ｌの完全２重
直列リンク２０を受け取る。

従って、Ｃ００ＬはＴ４２４と直接に接続することが出
来る。Ｃ００１はインバウンドリンクＬＩＮ　Ｋ　Ｉ　
Ｎ　１１のパケットを受け取り、パケットからデータの
バイトを抽出し、そしてバスＱ　Ｄ　Ａ　Ｔ　Ａ上に並
列にバイトを出力する。また、Ｃｏｏｌはバス、ＩＤＡ
ＴＡ上の並列のバイトのデータを受け取や、そのデータ
を直列化し、そしてアウトバウンドリンクＬＩ　Ｎ　Ｋ
　ＯＵ　Ｔに転送するために、直列化したデータをパケ
ット形式にする。

異なった通信プロトコルがＣ００Ｉの両側で観察される
。直列リンクの側で、直列リンクの規約が観察される。

換言すれば、これは、−たび１つのパケットが半分の２
重リンクの１つ、ＬＩＮＫＩＮ又はＬ　Ｉ　Ｎ　Ｋ、　
ＯＵ　Ｔに送り出されたならば、肯定応答パケットが他
の半分の２重すンクＬＩＮＫ　ＯＵ　Ｔ又はＬＩＮＫＩ
Ｎに受け取られるまで、他のパケットは送られないとい
う規約である。この規約はＣ００１及びＴ４２４のアダ
プタ２２の両方に見出される。並列バスの側において、
ｃＯｏｌは完全なハンドシェーク（ｈａｎｄｓｈａｋｉ
ｎｇ　：初期接続手順）モードで動作する。発信元の装
置によって、データは接続データバスＱＤＡＴＡ又はＩ
ＤＡＴＡ上に有効にされなければならず、従って、発信
元の装置はデータ有効ラインＩＶＡＬＩＤ又はＱＶＡＬ
　Ｉ　Ｄ上にデータの有効性を信号する。

受信元の装置がデータをランチしたが、若しくは処理し
た時、受信元の装置は肯定応答信号ＩＡＣＫ又はＱＡＣ
Ｋを発生する。この規約は、本発明に組込まれているの
で、Ｃ００Ｉ及び８２５５の両方に観察される。

Ｃ００Ｌはクロック信号入力より遥かに高速度である内
部発生クロック信号により動作する。直列に転送された
データは、ＰＣバスのクロック速度より遥かに速い内部
クロック速度で転送される。

然しながら、Ｃ００１は直列データを非同期で受け取る
。直列転送及び受け取りは独立しておシ、同時に行うこ
とが出来る。

再度、第３図を参照すると、直列リンクの規約はＣ’０
０１アダプタ６２の左側で観察され、ハンドシエーク・
プロトコルはＣｏｏｌアダプタ６２と８２５５インター
フエイス装置６０との間にあり、そしてＰＣバスの規約
は８２５５インターフエイス装置６０の左側に適用して
いる。

ＰＣバス６４の必要な部分は明白に図示されている。Ｐ
Ｃデータバス３４は８２５５のインターフェイス６０の
Ｄポートに接続されている。低位のＰＣアドレスバス３
２は全体のＰＣアドレスバス６６の低位ラインに接続さ
れている。高位のアドレスラインはＰＣのアーキテクチ
ャで利用可能な限られたＩ１０ポートの数をアドレスす
るのには必要ではない。低位のＰＣアドレスバス３２が
型式番号Ａｓ　２４４のような３個のバッファ６８によ
ってバッファされる。２つの最低位アドレスラインＡ。

及びＡ、は８２５５アダプタ６０のアドレス入力ＡＡｏ
及びＡＡ、に接続されている。

すべてのアドレスラインＡ。−Ａ、は、ナショナルセミ
コンダクタ社か又はテキサスインスッルーメント社で版
元されている１　６　Ｌ、　８のようなプログラム可能
のロジックアレー（ＰＡＬ）７Ｑに接続されている。Ｐ
ＡＬ７０はこのインターフェイスに独特のＩ１０ポート
アドレスをデコードするのに使われる。順序付けられた
４個のポートアドレスは、上述したように、インターフ
ェイスの４つの異なった機能のために使われる。ＰＣバ
ス６４からのアドレス付勢信号ＡＥＮはライン７０で供
給され、ＡＳ２４４のような他のバッファＴ２によりバ
ッファされ、そしてＰＡＬ７０に接続きれる。アドレス
付勢ラインＴＯはＰＡＬ７０の出力に接続されているの
は注意されたい。ＰＡＬにおいて、入力及び出力はＰＡ
Ｌのプログラムに依存して、相互交換することが出来る
。アドレスビットＡ。−Ａ、の４　ｆｌｉ！ｉｆの順序
付けされた選択パターンと、ライン７０上の高電位のア
ドレス付勢信号ＡＥＮとが、８２５５アダプタ６０の反
転チップ選択入力−Ｃ８に接続されたチップ選択制御ラ
イン７０上に低電位の出力を発生するように、ＰＡＬｌ
ｏはプログラムされる。若し、このパターンが存在しな
ければ、アドレス付勢量カフ０は、高電位であり、且つ
８２５５アダプタ６０は選択されない。

８２５５アダプタ６０及びＣｏｏｌアダプタ６２の間の
接続に戻ると、８２５５アダプタ６０の入力ポートＡは
Ｃ００１アダプタ６２の出力ポートＱＤＡＴＡと並列に
接続されている。同様に、８２５５のアダプタ６０の出
力ポートＰＢはＣＯＯ１アダプタ６２の入力ボート１：
ＤＡＴＡに並列に接続されている。８２５５及びＣ００
１の間の制御接続に関連して、その接続を第１表に示し
、以下に説明する。

第１表 ８２５５８２５５８２５５　Ｃｏｏｌ　　ＰＣＰＣ，−
０ＢＦＢ　　ＯＹｅｓ　無効 ＰＣ２−ＡＣＫＢ　　Ｉ　　Ｙｅｓ　　ＩＡＣＫＰＣ３
ＩＮＴＥＲＯＮｏ　　ＩＲＱ ＰＣ４−８ＴＢＡ　　Ｉ　　Ｙｅｓ　ＱＶＡＬよりＰＣ
，ＩＢＦＡ　　ＯＮｏ　　ＱＡＣＫ８２５５Ａダプタの
ボー）ＰＣのストローブＡ入力−５ＴＢＡ、即ちＰＣ４
はインバータＴ６を介して、ｃ　００１７ダプタ６２（
７）ＱＶＡＬＩＤ出カヘ接続される。８２５５アダプタ
６０の入カバツファＡフル出力ＩＢＦＡ、即ちＰＣ，は
Ｃ００１アダプタ６２のＱＡＣＫＡ力に直接に接続され
る。

８２５５アダプタ６００反転出力バッファＢフル出カー
〇ＢＦＢ、即ちＰＣ，はインバータ７８を介してＣ００
１アダプタ６２のＩＶＡＬＩＤ入力に接続されている。

反転肯定応答Ｂ入力−ＡＣＫＢ、即ちＰＣ２はインバー
タ８０を介してＣ００１アダプタ６２のＩＡＣＫＡ力に
接続される。インバータ６７〜８０は７４０４でよい。

ＰＣバス側への８２５５の制御接続に対して、８２５５
アダプタ６００割り込み要求出カニＮＴＲＡ１即ちＰＣ
８は他のバッファを介してスイッチ８２に接続されてい
る。スイッチ８２は割シ込みレベル３、又は割沙込みレ
ベル４の如きＰＣバスの割り込みレベルの１つにセット
される。ＰＣのプロセッサはこのインターフェイスから
発生した選択レベルによる割り込みを認知するようプロ
グラムされねばなら々い。最後の制御接続は、ＰＣバス
６４上の反転１’１０読み取ｆｉ　−Ｉ　ＯＲ１及び反
転Ｉ１０書き込み−ＩＯＷから８２５５のアダプタ６０
の−ＲＤ及び−ＷＲへの接続である。

また、７４７４フリツプフロツプによって実行すること
が出来るイクロツク８６がインターフェイスに含まれて
いる。フリップフロップ８６ハｐｃバス６４のＯ８Ｃラ
インからのクロック信号をクロック入力端子に受け取る
。ＯＳＣライン上のクロック信号はｐｃの動作速度より
も３倍の速度を持っている。このフリップフロップの−
Ｑ出力は０人力と、Ｃ００１アダプタ６２のＣＬ　Ｋ入
力表の両方にフィードバックされる。従って、Ｃ００１
アダプタ６２はＰＣバスによってクロックされる。

この同期動作は必要はないが、タイミングの問題を回避
出来るものと考えられる。ＰＣバス６４のリセントライ
ンＲＥＳＥＴはインバータ８８を介して、クリップフロ
ップ８６の−ＰＲ人力と、８２５５アダプタ６０のＲ８
Ｔ入力と、Ｃ００Ｉアダフリ６２のＲｓ’Ｐ人力とに接
続される。この接続はｐｃババス開始を適当に初期化す
る。

本発明の実姉例のインターフェイスは２つの型のデータ
転送を処理することが出来、その一方はＴ４２４からＰ
Ｃバスのプロセッサへのデータの１バイトの転送であり
、他方は、Ｔ−’　ＣプロセッサからＴ４２４へのデー
タの１バイトの運送である。

夫々について以下に説明する。

Ｔ４２４がデータの１バイトの転送の要求があると、Ｔ
４２４のアダプタ２２ｉｄテータを直列化し、それをパ
ケット中に挿入する。アダプタ２２は、それが前に送っ
たメッセ・−ジに対して、インバウンド直列リンク２０
上に肯定応答パケットを受け取るまで、アウトバウンド
リンク２０にパケットを送らない。明らかな肯定応答信
号が存在しないと仮定すると、アダプタ２２は、並列化
しデータのバイトをラッチするＣｏｏｌアダプタ６２の
ＬＩＮＫＴＮ人カへパケットを転送する。

ここで、８２５５アダプタ６０の入力バッファは空であ
り、従ってよりＦＡは低電位であり且っＣｏｏｌアダプ
タ６２へのＱＡＣＫＡ力もまた低位であると仮定する。

この場合、Ｃ００Ｉアダプタ６２はＱＤＡＴＡ−ヒのデ
ータのバイトを認証し、そしてＣ００１アダプタ６２か
らのＱＤＡＴＡバスの電位を上昇して、８２５５アダプ
タ６０の入力ラッチにラッチされる。その後、入カバッ
ファＡフル信Ｑ　Ｉ　Ｂ　Ｆ　Ａは、入力バッファが、
Ｃ００１アダプタ６２からのバイトで充満されたので、
高電位になる。これは、Ｃ００１アダプタ６２への肯定
応答人力ＱＡＣＫを高電位にさせ、従って、１バイトの
受信を肯定する。転じて、Ｃ００Ｉアダプタ６２はアダ
プタへ、肯定したパケットを送ったので、次の直列メツ
セージを送ることが出来る。高電位の肯定応答人力ＱＡ
Ｃ！ＫをＣ００１アダプタ６２で受け取ることはＱＤＡ
ＴＡバス上のデータを無効にさせ、ＱＶＡＬＩＤ信号を
低電位にさせる。その結果、反転ストローブＡ入力−５
ＴＢＡの電位上昇は８２５５アダプタ６０の割り込み出
力ｌＮＴＲえを高電位に上昇させる。この高電位レベル
は、プロセッサからの次の読み取り信号まで維持される
。

然しなから、Ｃ００１アダプタ６２がデータの１バイト
の転送を試みている時に、若し、８２５５アダプタ６０
の入力バッファが充満されていたとすれば、次の読み取
り信号−ＲＤは入力バッファを空にしない。この場合、
入カバツファＡフル出力よりＦＡは高電位にとどまり、
そしてＣ００１アダプタ６２への肯定応答人力ＱＡＣＫ
は低電位にとどまる。先行したバイトからの肯定応答が
ないと、ラッチされたデータは内部にとどまるけれども
、Ｃ００Ｉアダプタ６２にデータを認証させない。

ＰＣバスに接続されているプロセッサは、インターフェ
イスのポートアドレスへ読み取りＩ１０コマンドを発生
することにより、ＰＣバスの割り込み要求ラインの１つ
に接続されている高電位の■ＮＴＲＡに最終的に応答す
る。このＩｌｏの読み取りはｐｃババスＩ１０読み喉り
信号〜ＩＯＲを低電位に降下し、その結果、８２５５の
反転読み取り信号−ＲＤを低電位にする。８２５５アダ
プタ６０はＤバス上の入力バッファ中のデータを認証す
ることによって低電位の−ＲＤ信号に応答し、そして高
電位の割り込み信号工ＮＴＲを降下する。その後、入力
バッファＡフル信号■ＢＦＡは低電位になり、且つＣ０
０Ｉアダプタ６２への肯定応答人力ＱＡＣＫは低下され
る。肯定応答信号ＱＡＣＫの電圧降下は、ＱＤＡＴＡバ
ス上のデータの次の１バイトを認証するために、Ｃｏｏ
ｌアダプタ６２に対して要求される。

他の型のデータ転送において、ＰＣバスに接続されたプ
ロセッサは、最終的にＴ４２４へ送られるデータの１バ
イトを書き込む。ソフトウェアだけを条件とするプロセ
ッサは、インターフェイスに書き込まれる時を決める。

プロセッサはＰＣバスのデータバス３４上のデータのバ
イトを認証し、それは８２５５アダプタ６０にＤバス上
の有効データを与える。プロセッサはアドレスバス３２
上のインターフェイスをアドレスし、従って、８２５５
アダプタ６０の出力ラッチにデータをラッチさせる反転
書き込み信号−ＷＲを低下する。−ＷＲ倍信号電位が上
昇すると、反転出力バッファＢフル信号−０ＢＦＢは低
下し、それはＣ００１アダプタ６２のＩＶＡＬＩＤ入力
を上昇させる。出力バッファ中のデータはポートＢで直
ちに認証される。

Ｃ００１アダプタ６２は、高電位のＩＶＡＬより入力を
受け取ると、ＩＤＡ、ＴＡババス上データを直列化する
ことと、直列化したデータをパケット形式に変換するこ
ととを直に行って、出力バウンド直列リンクＬ　Ｉ　Ｎ
　Ｋ　ＯＵ　Ｔ上にパケットを転送し始める。Ｔ４２４
におけるアダプタ２２が少くともパケットを受け取り始
めると、それは直列リンクＬＩＮＫＩＮ上の肯定応答パ
ケットに応答する。Ｃ００１アダプタ６２が肯定応答パ
ケットの受領を完了した時、それは自身の肯定応答出力
■ＡＣＫを高電位に上昇する。従って、肯定応答Ｂ入力
−ＡＣＫＢは低下されるので、８２５５アダプタ６０は
、その出力データがＴ４２４で受け取られたことを知る
。その後、８２５５はその出力データを認証して、反転
出力バッファＢフル信号−〇ＢＦＢを上昇する。

上述の説明で既に明らかなように、Ｔ４２４への書き込
みについて、Ｔ４２４とプロセッサの間に初期接続手順
、即ちハンドシェークはない。従って、この実施例は、
Ｔ４２４がＰＣバスよシも遥かに高速であり、ＰＣバス
が書き込むよりも遥かに早くデータを受け取るという事
実に依存している。一方、Ｔ４２４が更に進行する前に
、プロセッサが８２５５中にバッファされたデータを読
み取ることがＴ４２４には必要である。実際には、中間
的なバイトは８２５５への転送を待機して、Ｃｏｏｌ中
にラッチされている。然し、異なったアクセスの速度は
ＰＣバスによって制限される。

然しなから、ハンドシエーク・プロトコルが８２５５ア
ダプタ６０とＣ００１アダプタ６２との間に観察される
。換言すれば、一方のアダプタが他方のアダプタへデー
タの転送を要求した時、それは接続したデータバス上の
データを認証し、そして他方のアダプタに新しい有効デ
ータを告知する。他方のアダプタがデータを受け取った
時、それは、データが受け取られたので、接続したデー
タバスが新しいデータの受け取シを待機していることを
発信元アダプタに知らせる。

上述の実施例はプロセッサによりインターフェイスへア
クセスすることについて説明して来たが、インターフェ
イスはＤＭＡでアクセスするように、容易に修正するこ
とが出来る。この場合、割り込み要求の代シに、インタ
ーフェイスはＤＭＡ要求のためのラインを付勢する。Ｄ
ＭＡ制御装置は、プロセッサで行われたのと同様に、工
１０ポートへ同じ型の読み取シ及び書き込みコマンドを
発生する。

Ｄ１発明の詳細 な説明したように、本発明は、バスを基準とするコンピ
ュータやＤＭＡなどを、これらより遥かに高い速度で動
作するコンピュータとを接続する際に、既存の集積回路
チップを使って、極めて簡単な構成のインターフェイス
を得ることが出来る。

【図面の簡単な説明】

第１図は本発明のインターフェイスの実施例の概略を示
すブロック図、第２図は直列リンクを介　　　　　　　
：して通信するために設けられたＴ４２４コンピュータ
のアーキテクチャのブロック図、第３図は本発明のイン
ターフェイスの実施例の詳部を説明するためのブロック
図、第４図は８２５５アダプタのピン及び信号表示を示
す図、第５図はｃｏｏｉアダプタのピン及び信号表示を
示す図である。 ３０・・・インターフェイス装ｆｆｔ、３２・・・アド
レスバス、３４・・・データバス、４０・・・割り込み
要求ライン、４２・・・割り込み肯定ライン、４４・・
アドレス論理回路、４８・・・双方向性バッファ、５０
・・・並列／直列ポート、６０・・・８２５５アダプタ
、６２・・・Ｃ００１アダプタ。

Claims (2)

【特許請求の範囲】
1. （１）並列のデータバスを介してデータのブロックをポ
   ートから読み取り又はポートへ書き込む第１の通信シス
   テムと、完全２重リンクを介してデータのブロックを送
   り且つ受け取る第２の通信システムとの間の通信インタ
   ーフェイスであつて、上記バス及び上記ポートはプロセ
   ッサにより制御され、且つ上記第２の通信システムが後
   続するデータのブロックを送る前に、上記第２の通信シ
   ステムは前に送信したデータのブロックを受信した肯定
   応答信号を要求することとを含むインターフェイスにお
   いて、 上記バスに接続され、且つ上記プロセッサによつて、デ
   ータのブロックを読み取りそして書き込むための第１の
   手段と、 上記完全２重リンクに接続され、且つデータのブロック
   を上記第２の通信システムから受け取り、そしてデータ
   のブロックを上記第２の通信システムへ送るための第２
   の手段と、 上記第１の手段と上記第２の手段との間に接続され、且
   つ完全なハンドシエーク・プロトコルの下で上記第１の
   手段と上記第２の手段との間でデータを転送する制御手
   段と、 から成るインターフェイス装置。
2. （２）バスを介して通信する第１の通信システムと、完
   全２重リンクを介して通信する第２の通信システムとの
   間のインターフェイスにおいて、 上記バスを介して、上記第２の通信システムからデータ
   のブロックを受け取るための手段と、上記受け取られた
   第１のブロックを記憶する第１の記憶手段と、 上記第１のブロックを記憶したことを上記バスを介して
   上記第１の通信システムに告知する手段と、 上記バスから上記記憶された第１のブロックを読み取る
   手段と、 上記記憶された第１のブロックの上記読み取りを、上記
   リンクを介して上記第２の通信システムへ肯定応答する
   手段と、 データのブロックを記憶する第２の記憶手段と、上記バ
   スを介して、上記第１の通信システムから上記第２の記
   憶手段へデータの第２のブロックを書き込む手段と、 上記直列リンクを介して、上記第２の記憶手段から上記
   第２の通信システムへ上記第２のブロックを送る手段と
   、 上記送られた第２のブロックの受領を、上記リンクを介
   して、上記第２の通信システムからの肯定応答を受け取
   る手段と を具備するインターフェイス装置。