JPS6285462A - Ｒｏｍのプログラミング方法 - Google Patents

Ｒｏｍのプログラミング方法

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JPS6285462A
JPS6285462A JP61178591A JP17859186A JPS6285462A JP S6285462 A JPS6285462 A JP S6285462A JP 61178591 A JP61178591 A JP 61178591A JP 17859186 A JP17859186 A JP 17859186A JP S6285462 A JPS6285462 A JP S6285462A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分Ｉ 本発明は、半導体読み出し専用記憶装置［１’１ｅａｄ
Ｏｎｌｙ　Ｍｅｍｏｒｙ　、以下ＲＯＭと記す］の製造
方法、殊にプログラミング方法に関する 従来の技（荷 ＲＯＭのターンアラウンドタイム（ＴＡＴ）をより速く
するために、プログラミングされていないチップを出荷
できるようにするまでに必要なプロセスを少なくして、
プログラミングを製造プロセス中のできる眼り終わり近
くに行う必要がある。
一般に、プログラミングを行う方法に、２つの形式、即
ぢ、ポリ電極（多結晶ンリコンの場合）形成後と金属電
極形成後とがある。いずれの技術も概ね共通して高エネ
ルギイオン、例えばボロノイ」ンの注入によって、ゲー
ト電極の下のチャネル領域のドープボロンの濃度を高め
、そのＲＯＭのプログラムコードに対応して選択された
トランジスタがターンオンしないようにゲートスレッシ
ョルド電圧を充分に高くする。
上述のイオン注入法は充分に高いエネルギで行われ、イ
オン注入分布のピークが酸化物／チャネル界面の下に位
置することが必要であり、このことは、注入されるボロ
ンイオンが、ゲート酸化物、多結晶ゲート、更にポリシ
リコンの表面に塗布した膜を透過しなければならないこ
とを意味する。イオン注入分布のピークが斯くも深く位
置しなければならない理由は以下の３つである： ａ、イオン注入分布はそのピーク濃度から急激に低下す
るので、ゲートから遠い方の端のイオン注入分布の濃度
を必要な値まで高めるには非現実的な長さの注入時間が
必要である。
ｂ、所与のドーズ量においてゲート酸化物および／また
は多結晶ゲートにドーパントの大部分が残ることは好ま
しくない。
Ｃ１保護薄膜の僅かな厚さの変化により、ピーク（中央
）近傍よりも遠い側のイオン注入分布の濃度が大きく変
化する。
多結晶電極形成後のプログラミングにおいては、ウェハ
は所与のパターンの多結晶ゲートを有し、マスクが、選
択されたトランジスタのみを露出するように用いられ、
更に、高エネルギイオン注入が実施される。実際の製造
プロセスでは、注入ボロンは非常に高い温度を呈し、殆
ど１００％の置換と格子ア；−ルの効果を及ぼすが、こ
れらの製造プロセスによりターンアラウンドタイムが増
加する。
米国特許第’　４．３５６．０４２号（ゲーダレイ、１
９８２）、米国特許第４．３３３．１６４号（オリカベ
他、１９８２　）および第４．２０８．７２７号（レッ
ドワイン他、１９８０）は典型的な多結晶電極形成後プ
ログラミング技術を開示している。
金属電極形成後プロゲラｌ、　ミング法においては、ウ
ェハは所定パターンの相−ｌｆ接続金属を有し、マスク
が、選択されたトランジスタが露出するように用いられ
、金属電極−多結晶絶縁層がエツチングされて、これら
トランジスタ上のツさが薄くされ、更に、高エネルギイ
オン注入が実施される。実際の最高温度はウェハで４２
５℃を呈するが、これは、２５％の注入イオンの置換率
以上にボロンを活性化するには不足であり、更に、現実
には既に置換されたボロンの一部をも不活性化する。実
際に、ドーズ量は多結晶電極形成後にプログラミングす
る場合の５乃至１０倍であり、スレッショルドレンジは
寧ろ広く、未了；−ル損傷の割合が多い。勿論、この方
法は、プログラミングされた後に実行しなければならな
い処理の量を最小にできる効果がある。しかしながら、
生産高は、歴史的にも、また理解できるように多結晶電
極形成後プログラミング法の場合よりも低い。
米国特許第４．３９０．９７１号（クオ、１９８３　）
には、典型的な金属電極形成後プログラミング法が開示
されている。ＲＯＭアレーは、スライス全体上に金属電
極形成後付り酸化物すなわち保護酸化物層２１を付着し
、フォトレジストによってパターンを形成し、ＲＯＭコ
ードを決定する独自のマスクでエツチングを行って、プ
ログラミングされる。“０゛′がプログラムされる各セ
ル１０上にはアパーチャ２２が形成され、１′”がプロ
クラミンクされる各セル１０は覆われたままにされる。
こうして、スライスは、約１８０ｋＶで１０１３／ｃＩ
１１のドーズ量でボロン注入を受ける。エネルギレベル
とドーズ量は、酸化物層１９とポリンリコンゲート１１
の厚さ並びに所望のスレッショルド電圧によって決定さ
れる。このレベルでは、注入イオンは多結晶シリコンゲ
ート１１および酸化ゲート１９を透過して、チャネル領
域に注入領域２３を形成する。この注入はスレッショル
ド電圧を５■以上に上昇させる。
５■の電源電圧■。てこの部分が動作するので、論押し
ベルパビ′になってもトランジスタは導通しない。酸化
物層２１によって覆われたトランジスタはイオン注入を
受けないので、通常の約０．８■のスレッショルド電圧
のままである。米国特許第４．１９８．６９３号（クオ
、１９８０）には、ＶＭＯ３ＲＯＭについての類似した
製造方法が開示されている。また、ゲート−ヒの金属層
が除去された場合に、幾分率さな電圧しか必要とされな
いことが、米国特許第４．３４２．１００号（クオ、＋
９８２　）にて検討されている。イオン注入が金属化処
理の前に行われる場合に要求される電圧が低いことが、
米国特許第４．３６４．１６７号（トーンレイ、＋９８
２）並びに第４．２９５．２０９号（トーンレイ、１９
８１）に開示されている。
多結晶電極形成後および金属電極形成後の何れかにボロ
ン注入を行う方式のレイトプログラミングにおいても、
高エネルギイオン注入は歩留りを低下せしめる影響ある
。
発明の解犬丸才うとする間Ｍ卓 従って、本発明の目的は、前述した技術よりも少ない注
入電圧で製造プロセス中で遅＜ＲＯＭをプログラミング
する技術を提供することにある。
１世題点を解然するための坦伐 本発明に従い、トランジスタは、ソース−ゲート間並び
にドレイン−ゲート間の横方向のギャップがＲＯＭ内で
相互接続され、プログラムコードを格納する。
本発明の一つの態様（第３図に示す）においては、選択
されたトランジスタの上記ギャップは燐イオンを注入さ
れて、ソース並びにドレインをゲートに接続するｎ−領
域が形成され、通常に動作するトランジスタが形成され
る。他のトランジスタは、燐イオンの注入を受けず、か
くして高いスレッショルド電圧を得る。
もう一つの態様（第２図に示す）においては、全てのト
ランジスタが燐イオンの注入を受け、ソース並びにドレ
インをゲートに接続するｎ−領域を形成し、選択された
トランジスタのｎ−領域は、ボロン注入による逆ドープ
を受け、そのスレッショルド電圧を上昇し、一方、他の
トランジスタは逆ドープされず通常に動作する。
何れの態様においても、プログラミングは、ＲｏＭの製
造プロセスの遅くに実施される。
本発明のより詳細な目的、特徴並びに利点については、
以下になされる詳細な説明によって明らかになる。
実施例 第１図は、大規模集積回路の１つのＦ　Ｅ　Ｔ素子を示
すものである。素子の基板１２は、ボロンのようなＰ型
材料をドープされたシリコン材料によるものであり、Ｐ
−領域を形成している。ゲート１４は、二酸化珪素層１
５によってシリコン基板１２から絶縁されている。Ｐ−
領域１２の−Ｌ層で且つゲート１４の下層にあるチャネ
ル領域Ｉ６は、基板１２よりも強くＰ型材料をドープさ
れており、Ｐ−領域として形成されている。
ソース１８並びにドレイン２０は、ゲート１４の両側の
基板１２にＮ型材料を強くドープして形成されたＮ”領
域に′より形成されている。
ソース並びにドレインの各々とゲートとの間には、横方
向のギャップが存在している。ソースおよびドレインを
ゲートに接続するために、このギャップは、低ドーズの
燐注入によって形成されたブランケット層によって電気
的には閉じている。それらブランケット層は、それぞれ
ｎ−領域２６および２８を形成している。（ｎ−注入が
ソースおよびドレイン−Ｌに及ぶこともあるかもしれな
いが、本発明に密接に関連するのは、前述のギャップに
おけるｎ−注入のみである。）更に、ボロンドープした
゛′ハロー″′領域２９は、チャネル領域よりも高濃度
にＰ型材料がドープされており、短チャネルの特性を改
良し、浅いパンチスルーおよび■、降下を確保するよう
にｎ−ギャップ領域２６および２８の周囲に延長されて
いる。
上述したプロセスは、１９８１年１２月３０日にワイ、
ピー、ハンおよびティー、シー、チャンによって出願さ
れた、「３重拡散短チャネル素子構造」と題する米国特
許出願第３３５．６０８号に、より詳しく記述されてい
る。
本発明の第一実施例においては、第２図に示されるよう
に、トランジスタ３０はフォトレジスト層３１によって
マスクされ、トランジスタ３２はマスクされていない（
トランジスタ３０および３２は、第１図に示されている
型のものである）。この基板は、矢印３４によって示さ
れろように低エネルギで低ドーズのボロン注入を受ける
。マスクされていないトランジスタ３２においては、ロ
ー領域２６および２８は、注入ボロン３４によって、前
述したＰ型（図示の如く）に変化し、かくしてトランジ
スタ３２には異常に高いスレッショルド電圧を持つよう
になる。トランジスタ３０は、後に除去されるフォトレ
ジスト層のためにボロン注入が遮断されており、通常の
特性に従って動作するくトランジスタ３０は、トランジ
スタ１０と同一である）。
このプロセスにより、ＲＯＭの全製造プロセス中でコー
ドプログラミングを非常に遅い時期に、場合によっては
相互接続金属を形成した後に行うことができる。
浅いη−ギャップ領域２６および２８を改変するだけが
必要であるので、ボロンイオン注入３４のエネルギは５
０乃至７５ｋＶ程度である。更に、ｎ−ギャップ領域２
６および２８を初めに燐で弱くドープするのみなので、
ボロン注入のドーズは低くても構わず、１０１４／ｃＩ
ＩＩ程度でよい（ドーズ滑は、好都合に低く、過剰ドー
ズ障害により、ソースとドレインとの間のｎ”／ｐ＋ツ
ェナー接合を形成するには到らない）。この実施例の利
点は、ボロンの逆注入が、短チヤネル効果を一層打ち消
ずような゛ハロー″２９のドープを増加することである
。また、この実施例の更に好ましい点は、ボロンの逆注
入により、１１．、ロー”領域の上側表面のＰ型濃度を
充分に高くし、この表面に電荷が蓄積することに起因す
るスレッショルドの不安定さを防止できることである。
第３図に示されている別の実施例では、トランジスタ４
０はフォトレジスト層４１にマスクされ、トランジスタ
４２はマスクされていない（以下に説明すること以外は
、トランジスタ４０並びにトランジスタ４２は第１図に
示した型である）。フォトレジストマスクは、上述した
ブランケット、即ち矢印４４として示す低ドーズのｎ−
（燐イオン）注入の前に選択したトランジスタに設けら
れる。こうして、マスクされたトランジスタ４０は、ソ
ース並びにドレインとゲートとを接続するｎ−領域２６
および２８を得ることがなく、極端に高いスレッショル
ド電圧を得ることになる。
マスクされなかったトランジスタ４２は、燐注入を受け
て、ｎ−ギャップ領域２６および２８を形成し、通常の
特性に従って動作する（トランジスタ４２はトランジス
タ１０と同一である）。
典型的なプログラミングコードにおいて、第２図および
第３図に示された実施例では、通常のスレッショルド電
圧を有するｌ・ランジスク（即ち、トランジスタ３０お
よび４２）は論理“′１″を意味し、一方、上昇したス
レッショルド電圧を有するトランジスタ（即ち、トラン
ジスタ３２および４０）は論理゛０′″を表す。
本発明の技術的思想と視点を逸脱することなく、本発明
は種々の態様を採り（■るものと考えられるべきである
。
〔主な参照番号〕
１２・・基板、 １４・　・ゲート、 １６・・チャネル領域、 １８・・ソース、 ２０・　・ドレイン、 ２６．２８・・ｎ−ギャップ領域、 ２９・・ハロー領域、 １０．３０．３２．４０．４２・・トランジスタ、３１
．４１・・フォトレジスト、 ３４・・ボロン注入

Claims (4)

    【特許請求の範囲】
  1. （１）−シリコン基板上にゲートを、該基板内にソース
    とドレインとを各々形成して、ソース−ゲート間並びに
    ドレイン−ゲート間に横方向のギャップを有する複数の
    トランジスタをシリコン基板上に形成し； −前記シリコン基板へ低ドーズ量で燐注入を行い、ソー
    ス並びにドレインをゲートに接続するｎ＾−ギャップ領
    域を形成し； −所望のプログラムコードに従って選択したトランジス
    タをマスクし； −前記シリコン基板にボロン注入を行い、マスクされて
    いないトランジスタのｎ＾−ギャップ領域を逆ドープし
    ； 上記所望のプログラムコードに従って、マスクしたトラ
    ンジスタは通常のスレッショルド電圧を有し、マスクし
    ていないトランジスタは通常のスレッショルド電圧より
    も大きなスレッショルド電圧を得ることを特徴とするＲ
    ＯＭのプログラミング方法。
  2. （２）ボロン注入は、５０〜７０ｋＶのエネルギで、１
    ０＾１＾４／ｃｍ＾２の割合で行うことを特徴とする特
    許請求の範囲第１項記載のＲＯＭのプログラミング方法
    。
  3. （３）ボロン注入が、ｎ＾−ギャップ領域をＰ型領域に
    転換することを特徴とする特許請求の範囲第１項記載の
    ＲＯＭの製造方法。
  4. （４）−シリコン基板上にゲートを、該基板内にソース
    とドレインとを各々形成して、ソース−ゲートの間並び
    にドレイン−ゲートの間に横方向のギャップを有する複
    数のトランジスタをシリコン基板上に形成し； −所望のプログラムコードに従って選択したトランジス
    タをマスクし； −前記シリコン基板に低ドーズで燐注入を行い、マスク
    されていないトランジスタのソース並びにドレインとゲ
    ートとの間を接続するｎ＾−ギャップ領域を形成し； 上記所望のプログラムコードに従って、マスクしていな
    いトランジスタは通常のスレッショルド電圧を有し、マ
    スクしたトランジスタは通常のスレッショルド電圧より
    も大きなスレッショルド電圧を得ることを特徴とするＲ
    ＯＭのプログラミング方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3581797D1 (de) * 1984-12-27 1991-03-28 Toshiba Kawasaki Kk Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung.
DE3618166A1 (de) * 1986-05-30 1987-12-03 Telefunken Electronic Gmbh Lateraltransistor
JP2723147B2 (ja) * 1986-06-25 1998-03-09 株式会社日立製作所 半導体集積回路装置の製造方法
JPS63244776A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 絶縁ゲ−ト型電界効果トランジスタの製造方法
IT1215558B (it) * 1987-06-11 1990-02-14 Sgs Microelettronica Spa Procedimento di programmazione per memorie rom e tecnolgia mos con ossido di gate e giunzioni sottili.
US4923824A (en) * 1988-04-27 1990-05-08 Vtc Incorporated Simplified method of fabricating lightly doped drain insulated gate field effect transistors
JPH0783122B2 (ja) * 1988-12-01 1995-09-06 富士電機株式会社 半導体装置の製造方法
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
JP2644912B2 (ja) * 1990-08-29 1997-08-25 株式会社日立製作所 真空処理装置及びその運転方法
JP2660451B2 (ja) * 1990-11-19 1997-10-08 三菱電機株式会社 半導体装置およびその製造方法
US5200802A (en) * 1991-05-24 1993-04-06 National Semiconductor Corporation Semiconductor ROM cell programmed using source mask
US5320974A (en) * 1991-07-25 1994-06-14 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor transistor device by implanting punch through stoppers
US5894158A (en) * 1991-09-30 1999-04-13 Stmicroelectronics, Inc. Having halo regions integrated circuit device structure
US5466957A (en) * 1991-10-31 1995-11-14 Sharp Kabushiki Kaisha Transistor having source-to-drain nonuniformly-doped channel and method for fabricating the same
US5225357A (en) * 1992-01-02 1993-07-06 Chartered Semiconductor Manufacturing Low P+ contact resistance formation by double implant
US5362982A (en) * 1992-04-03 1994-11-08 Matsushita Electric Industrial Co., Ltd. Insulated gate FET with a particular LDD structure
JP3202784B2 (ja) * 1992-04-13 2001-08-27 三菱電機株式会社 マスクｒｏｍ半導体装置およびその製造方法
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
KR0140691B1 (ko) * 1992-08-20 1998-06-01 문정환 반도체 장치의 마스크롬 제조방법
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JP3050717B2 (ja) * 1993-03-24 2000-06-12 シャープ株式会社 半導体装置の製造方法
US5500379A (en) * 1993-06-25 1996-03-19 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US5736420A (en) * 1993-08-20 1998-04-07 National Semiconductor Corporation Process for fabricating read only memories, with programming step performed midway through the fabrication process
US5374565A (en) * 1993-10-22 1994-12-20 United Microelectronics Corporation Method for ESD protection improvement
EP0657929B1 (en) * 1993-12-07 2004-08-18 Infineon Technologies AG Method of fabricating MOSFETS with improved short channel effects
JP3367776B2 (ja) * 1993-12-27 2003-01-20 株式会社東芝 半導体装置
US5389565A (en) * 1994-01-07 1995-02-14 Zilog, Inc. Method of fabricating high threshold metal oxide silicon read-only-memory transistors
GB2291255A (en) * 1994-07-12 1996-01-17 Mosel Vitelic Inc ROM coding by implant
JPH08125180A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5532175A (en) * 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US5629546A (en) 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
FR2738089B1 (fr) * 1995-08-24 1997-10-31 Sgs Thomson Microelectronics Dispositif de correction de linearite de rampes d'un signal en dents de scie et generateur d'un tel signal
FR2737597B1 (fr) 1995-07-31 1997-08-29 Sgs Thomson Microelectronics Procede de programmation d'une cellule de memoire morte et memoire associee
US5917219A (en) * 1995-10-09 1999-06-29 Texas Instruments Incorporated Semiconductor devices with pocket implant and counter doping
US5719081A (en) * 1995-11-03 1998-02-17 Motorola, Inc. Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant
JP2787908B2 (ja) * 1995-12-25 1998-08-20 日本電気株式会社 半導体装置の製造方法
KR100213201B1 (ko) * 1996-05-15 1999-08-02 윤종용 씨모스 트랜지스터 및 그 제조방법
TW425692B (en) * 1996-12-13 2001-03-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabrication method
US6037227A (en) * 1997-06-03 2000-03-14 United Microelectronics Corp. Method of making high density mask ROM having a two level bit line
KR100237900B1 (ko) * 1997-07-22 2000-01-15 김영환 반도체 기억 소자
US6025232A (en) 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
EP0957521A1 (en) 1998-05-11 1999-11-17 STMicroelectronics S.r.l. Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process
DE19929675A1 (de) * 1999-06-28 2001-04-12 Infineon Technologies Ag Verfahren zur Herstellung von ROM-Speicherzellen
US6077746A (en) * 1999-08-26 2000-06-20 Taiwan Semiconductor Manufacturing Company Using p-type halo implant as ROM cell isolation in flat-cell mask ROM process
US6432777B1 (en) 2001-06-06 2002-08-13 International Business Machines Corporation Method for increasing the effective well doping in a MOSFET as the gate length decreases
CN1225782C (zh) * 2002-12-27 2005-11-02 中芯国际集成电路制造(上海)有限公司 一种掩膜式只读存储器工艺与元件
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
US7709896B2 (en) * 2006-03-08 2010-05-04 Infineon Technologies Ag ESD protection device and method
KR100890613B1 (ko) * 2007-01-26 2009-03-27 삼성전자주식회사 마스크롬 소자 및 그 제조 방법
KR100868097B1 (ko) * 2007-06-12 2008-11-11 삼성전자주식회사 마스크롬 소자, 그것을 포함하는 반도체 소자 및 그들의제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5570072A (en) * 1978-11-21 1980-05-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor read only memory
JPS59100562A (ja) * 1982-11-30 1984-06-09 Mitsubishi Electric Corp 読み出し専用半導体記憶装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472871A (en) * 1978-09-21 1984-09-25 Mostek Corporation Method of making a plurality of MOSFETs having different threshold voltages
US4376947A (en) * 1979-09-04 1983-03-15 Texas Instruments Incorporated Electrically programmable floating gate semiconductor memory device
US4406049A (en) * 1980-12-11 1983-09-27 Rockwell International Corporation Very high density cells comprising a ROM and method of manufacturing same
DE3279662D1 (en) * 1981-12-30 1989-06-01 Thomson Components Mostek Corp Triple diffused short channel device structure
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4455742A (en) * 1982-06-07 1984-06-26 Westinghouse Electric Corp. Method of making self-aligned memory MNOS-transistor
NL8202686A (nl) * 1982-07-05 1984-02-01 Philips Nv Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
US4536944A (en) * 1982-12-29 1985-08-27 International Business Machines Corporation Method of making ROM/PLA semiconductor device by late stage personalization
JPS59138379A (ja) * 1983-01-27 1984-08-08 Toshiba Corp 半導体装置の製造方法
US4513494A (en) * 1983-07-19 1985-04-30 American Microsystems, Incorporated Late mask process for programming read only memories
US4590665A (en) * 1984-12-10 1986-05-27 Solid State Scientific, Inc. Method for double doping sources and drains in an EPROM

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5570072A (en) * 1978-11-21 1980-05-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor read only memory
JPS59100562A (ja) * 1982-11-30 1984-06-09 Mitsubishi Electric Corp 読み出し専用半導体記憶装置の製造方法

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