JPS6285530A - シリアルデ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータ転送制御方式に関し、特にシリ
アルデータ転送における論理パスに関する。

〔従来の技術〕

従来、この種のシリアルデータ転送制御方式では、ブラ
ンチ型シリアルデータ伝送路またはループ型シリアルデ
ータ伝送路で送信先アドレスおよび発信元アドレスを伝
送路に接続されたインタフエース装置のアドレスに設定
し、このインタフェース装置に接続された情報処理装置
のアドレスは設定されていなかった。

〔発明が解決しようとする問題点〕

上述した従来のシリアルデータ転送制御方式は、情報処
理装置に１本の論理バスしか設けられていなかったので
、各情報処理装置は入力および出力用の転送バッファを
用意し、出力する場合は発信元情報処理装置の内部でま
ずメモリからバッファメモリへのデータ転送を行い、シ
リアルデータ伝送路を介してデータを受は取った送信先
情報処理装置もバッファメモリからメモリへのデータ転
送を行う必要があるという欠点がある。

本発明の目的は、発信元情報処理装置の所定の記憶領域
から送信先情報処理装置の所定の記憶領域にデータを直
接転送することにより、データの情報処理装置内部での
メモリ間転送によるタイムロスを削減することができる
シリアルデータ転送制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明のシリアルデータ転送制御方式は、複数の情報処
理装置が名情報処理装置対応に設けたインタフェース装
置を介してシリアルデータ伝送路に接続され、フラグ、
送信先アドレス、発信元アドレス、制御情報、データ、
フレームチェックシーケンスおよびフラグを含むコマン
ドフレームによりデータを送受し、フラグ、送信先アド
レス、発信元アドレス、制御情報、フレームチェックシ
ーケンスおよびフラグを含むレスポンスフレームにより
応答することによって前記データの転送を行うシリアル
データ転送制御方式において、送信先インタフェース装
置のアドレスと情報処理装置の論理アドレスとからなる
前記送信先アドレスと、発信元インタフェース装置のア
ドレスと前記情報処理装置の論理アドレスとからなる前
記発信元アドレスと、前記情報処理装置の論理アドレス
に対応して入力データの転送開始アドレスおよび転送範
囲を設定して前記入力データの転送を行わせる入力転送
制御手段と、前記情報処理装置の論理アドレスに対応し
て出力データの転送開始アドレスおよび転送範囲を設定
して前記出力データの転送を行わせる出力転送制御手段
とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のシリアルデータ転送制御方式を実現す
るための情報処理装置のブロック図である。この情報処
理装置１０００は、情報処理装置アダプタ１０１０、論
理装置１０２０および主記憶装置１０３０でその主要部
が構成されている。

情報処理装置アダプタ１０１Ｏは、エンコーダ１１０、
デコーダ１２０、アドレスコントロールコード付加手段
１３０、アドレス削除コントロールコード解読手段１４
０、出力ＦＩＦ０１５０、入力ＦＩＦＯ１６０、出力転
送制御手段１７０、入力転送側ｊＢ手段１８０、出力制
御テーブル１９０、入力制御テーブル２００、主記憶出
力アドレス設定手段２１０、主記憶入力アドレス設定手
段２２０、コマンド入出力手段２３０、マイクロプロセ
ッサ（以下、μＰと略記する）２４０、リードオンメモ
リ（以下、ＲＯＭと略記する）２５０、ランダムアクセ
スメモリ（以下、ＲＡＭと略記する）２６０および転送
制御手段２７０から構成されている。

第２図は本発明のシリアルデータ転送制御方式が適用さ
れるシリアルデータ伝送路の一例を示しており、ループ
型のシリアルデータ伝送路にノードとしての複数のイン
タフェース装置１５００．２５００゜３５００および４
５００が接続され、各インタフェース装置１５００．２
５００．３５００および４５００に情報処理装置ｔｏｏ
ｏ。

２０００、３０００および４０００がそれぞれ接続され
ている。

第３図および第４図は、本発明のシリアルデータ転送制
御方式において人出力されるシリアルデータの一例をそ
れぞれ示す。シリアルデータは、データを転送するため
のコマンドフレームと、このコマンドフレームに対する
応答を示すレスポンスフレームとからなる。第３図に示
すコマンドフレームは、フラグ（Ｆ）、送信先インタフ
ェース装置アドレス（Ｉ　ＦＤＡ）　、発信元インタフ
ェース装置アドレス（ＩＦＳＡ）、コマンドフレームか
レスポンスフレームかの別および入力か出力かの別を示
すコントロールコード（ＣＴＬ）　、情報処理装置論理
アドレス（ＬＡ）、データ（ｉ）、巡回冗長検査（ＣＲ
Ｃ）コードであるフレームチェックシーケンス（Ｆｅ２
）およびフラグ（Ｆ）からなる。レスポンスフレームは
、コマンドフレームのデータ（１）の部分がないととも
に、コントロールコード（ＣＴＬ）はレスポンスフレー
ムであることを示している。

また、第４図に示すコマンドフレームおよびレスポンス
フレームは、第３図に示すコマンドフレームおよびレス
ポンスフレームとはコントロールコード（ＣＴＬ）と情
報処理装置論理アドレス（ＬＡ）との先後が入れ換わっ
ているだけであり、このようなコマンドフレームおよび
レスポンスフレームを使用してもよいことはいうまでも
ない。

第５図および第６図は、第１図中に示した出力制御テー
ブル１９０および入力制御テーブル２００のデータ構成
をそれぞれ示す図である。出力制御テーブル１９０には
、情報処理装置論理アドレス（ＬＡ）Ｏ〜ｎに対してポ
インタ０〜ｎがあり、任意のポインタにはフレーム送信
に必要な出力制御ブロックの記憶ロケ−シランを示す。

出力制御ブロックは、送信先インタフェース装置アドレ
ス（ＩＦＤＡ）、発信元インタフェース装置アドレス（
ＩＦＳＡ）、コントロールコード（ＣＴＬ）　、転送開
始アドレス、転送範囲等から構成されている。

一方、入力制御テーブル２００には、情報処理装置論理
アドレス（ＬＡ）０〜ｎに対して転送許可ビットとポイ
ンタとの組合せがＯ−ｎあり、転送許可ビットが“ｌ゛
にセントされていると入力転送を可能にし、任意のポイ
ンタには入力制御ブロックの記憶ロケ−シランを示す、
入力制御ブロックは、転送開始アドレス、転送範囲等か
ら構成されている。

次に、以上のように構成された本実施例のシリアルデー
タ転送制御方式の動作について説明する。

データ出力の場合には、まず、論理装置ｔ１０２０より
信号線２１を介して出力指令が出され、コマンド入出力
手段２３０にこの出力指令が設定される。すると、信号
線２２を介してμＰ２４０に割込みがかかり、μＰ２４
０はＲＯＭ２５０の内容に基づいて出力指令の処理を行
う。出力制御テーブル１９０には、μＰ　２４０がＲＡ
Ｍ２６０のワークエリヤを使用して情報処理装置アダプ
タ１０１０に都合のよいフォーマットに変換した出力制
御ブロックが書き込まれている。この出力制御ブロック
はあらかじめ指令で作られているものと、転送指令で作
ってから転送するものとの２通りがあるが、ここでは作
られているものとする。μＰ２４０の指令により出力転
送制御手段１７０は、出力制御テーブル１９０から信号
線１８を介して送信先インタフェース装置アドレス（Ｉ
ＦＤＡ）、発信元インタフェース装置アドレス（ＩＦＳ
Ａ）およびコントロールコード（ＣＴＬ）を読み出し信
号線１３を介してアドレスコントロール付加手段１３０
に送付するとともに、信号線１７を介して主記憶出力ア
ドレス設定手段２１０に出力制御テーブル１９０から読
み出した転送開始アドレスおよび転送範囲をセットし、
転送を起動する。

主記憶装置１０３０からのデータは信号線２０および１
６を介して出力Ｆ［ＦＯ１５０に入力され、出力転送制
御手段１７０から信号線１５を介して転送起動をかけら
れると、信号線１４を介してアドレスコントロールコー
ド付加手段１３０に入力される。アドレスコントロール
コード付加手段１３０では、送信先インタフェース”４
１アドレス（ＩＦＤＡ）、発信元インタフェース装置ア
ドレス（ＩＦＳＡ）、コントロールコード（ＣＴＬ）お
よび情報処理装置論理アドレス（ＬＡ）がデータ（１）
に付加され、信号線１２を介してエンコーダ１１０に渡
される。エンコーダ１１０はパラレルデータをシリアル
データに並／直列変換し、シリアルデータの先頭と後尾
にフラグ（Ｆ）を付加し、コマンドフレームとして信号
線１１を介して発信元インタフェース装置１５００に送
出する。

このコマンドフレームの応答としてのレスポンスフレー
ムは、発信元インタフェース装ｚｉｓｏｏから信号線５
１を介してデコーダ１２０に入力され、フラグ（Ｆ）の
削除およびデータの直／並列変換が行われる。変換され
たパラレルデータは信号線５２を介してアドレス削除コ
ントロールコード解読手段１４０に送られ、レスポンス
フレームと認識されて１フレ一ム分のデータ出力が終了
する。

データ入力の場合に、論理装置１０２０より信号線２１
を介して入力指令が出され、この入力指令がコマンド入
出力手段２３０に設定されることは、データ出力の場合
と同様である０次に、コマンド入出力手段２３０から信
号！２２を介してμＰ２４０に割込みが通知され、μＰ
２４０が処理を開始する。入力制御テーブル２００には
入力転送情報を書き込んだ入力制御ブロックがある。入
力制御ブロックも転送の前にあらかじめ用意しておくも
のと、転送指令で作成してから転送するものとの２通り
があるが、ここでは前者で説明する。μＰ２４０の指示
により入力転送制御手段１８０は信号＆１５８を介して
入力制御テーブル２００に情報処理装置論理アドレス（
ＬＡ）に対応するポインタにの転送許可ビットを“１′
にセットする。これにより、信号線５１に情報処理装置
論理アドレス（ＬＡ）ｋのコマンドフレームが到来すれ
ば入力転送が可能になる。

信号線５１に情報処理装置論理アドレス（ＬＡ）ｋのコ
マンドフレームが到来すると、デコーダ１２０でフラグ
（Ｆ）が削除され、シリアルデータは直／並列変換され
る。変換されたパラレルデータは信号線５２を介してア
ドレス削除コントロールコード解読手段１４０に渡され
、送信先インタフェース装置アドレス（Ｉ　ＦＤＡ）　
、発信元インタフェース装置アドレス（Ｉ　ＦＳＡ）　
、コントロールコード（ＣＴＬ）および情報処理装置論
理アドレス（ＬＡ）が分離される。また、コントロール
コード（ＣＴＬ）によりコマンドフレームであると解釈
されると、情報処理装置論理アドレス（ＬＡ）は信号＆
Ｉ５３を介して入力転送制御手段１８０に送付される。

入力転送制御手段１８０は情報処理装置論理アドレス（
ＬＡ）ｋに基づいて入力制御デープル２００より信号線
５８を介してポインタにの入力制御ブロックの転送開始
アドレスおよび転送範囲を読み出して、信号線５７を介
して主記憶入力アドレス設定手段２２０に設定し、転送
の起動をかける。

一方、アドレス削除コントロールコード解読手段１４０
でアドレスおよびコントロールコードを削除されたデー
タは、信号線５４を介して入力１’１Ｆ０１６０に送ら
れており、入力ＦＩＦＯ１６０および主記憶入力アドレ
ス設定手段２２０は信号線５５および５７を介して入力
転送制御手段１８０によって転送起動をかけられると、
主記憶入力アドレス設定手段２２０にセントされた転送
開始アドレスおよび転送範囲で信号線６０を介して主記
憶装置１０３ｏにデータ転送が行われる。

転送制御の結果により、μＰ２４０は信号＆Ｉ２２を介
して転送制御手段２７０に指令を与え、転送制御手段２
７０はコントロールコード（ＣＴＬ）を作成し、信号線
５９を介してアドレス削除コントロールコード解読手段
１４０より得たコマンドフレームの送信先インタフェー
ス装置アドレス（ＩＦＤＡ）、発信元インタフェース装
置アドレス（ＩＦＳＡ）および情報処理装置論理アドレ
ス（ＬＡ）を信号線１９を介してアドレスコントロール
コード付加手段１３０に供給する。アドレスコントロー
ルコード付加手段１３０は、これらアドレスおよびコン
トロールコードを付加したデータを信号線１２を介して
エンコーダ１１０に送り、エンコーダ１１０はフラグ（
Ｆ）をさらに付加してレスポンスフレームを１８号線１
１を介して送信先インタフェース装置１５００に送出し
てコマンドフレームに応答する。

〔発明の効果〕

以上説明したように本発明は、情報処理装置の論理アド
レスに対応してデータ転送の転送開始アドレスおよび転
送範囲を設定し、情報処理装置間のデータ転送は直接こ
れら転送開始アドレスおよび転送範囲で規定されたエリ
ア間で行うことにより、情報処理装置内部でのバッファ
メモリとメモリ間の転送を省くことができる効果がある
。

また、論理アドレスを多重にチェイニングすることによ
り、大容量転送も容易に行うことができる効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例によるシリアルデータ転送制
御方式を実現するための情報処理装置の構成を示すブロ
ック図、 第２図は本発明の一実施例によるシリアルデータ転送方
式を適用するシリアルデータ伝送路の−例を示すブロッ
ク図、 第３図および第４図はコマンドフレームとレスポンスフ
レームとのデータ構成をそれぞれ示す図、第５図は出力
制御テーブルのデータ構成を示す図、 第６図は入力制御テーブルのデータ構成を示す図である
。 図において、 １１０　　・・・エンコーダ、 １２０　　・・・デコーダ、 １３０　　・・・アドレスコントロールコード付加手段
、 １４０　　・・・アドレス削除コントロールコード解読
手段、 １５０　　・・・出力ＦＩＦ○、 １６０　　・・・入力ＦＩＦＯ１ １７０・・・出力転送制ｉ１１手段、 １８０　　・・・入力転送制御手段、 １９０　　・・・出力制御テーブル、 ２００　　・・・入力制御テーブル、 ２１０　　・・・主記憶出力アドレス設定手段、２２０
　　・・・主記憶入力アドレス設定手段、２３０　　・
・・コマンド人出力手段、２４０　　・・・マイクロプ
ロセッサ（μＰ）、２５０　　・・・リードオンリメモ
リ　（ＲＯＭ）、２６０　　・・・ランダムアクセスメ
モリ　（ＲＡＭ）、２７０　　・・・転送制御手段、 １０００．２０００，３０００．４０００・・・情報処
理装置、 １０１０・・・情報処理装置アダプタ、１０２０・・・
論理装置、 １０３０・・・主記憶装置、 １５００．２５００，３５００．４５００・・・インタ
フェース装置である。 代理人　弁理士　　内　原　　　晋ｌｌ＼、　、　　′ 二

Claims (1)

1. 【特許請求の範囲】 複数の情報処理装置が各情報処理装置対応に設けたイン
   タフェース装置を介してシリアルデータ伝送路に接続さ
   れ、フラグ、送信先アドレス、発信元アドレス、制御情
   報、データ、フレームチェックシーケンスおよびフラグ
   を含むコマンドフレームによりデータを送受し、フラグ
   、送信先アドレス、発信元アドレス、制御情報、フレー
   ムチェックシーケンスおよびフラグを含むレスポンスフ
   レームにより応答することによって前記データの転送を
   行うシリアルデータ転送制御方式において、送信先イン
   タフェース装置のアドレスと情報処理装置の論理アドレ
   スとからなる前記送信先アドレスと、 発信元インタフェース装置のアドレスと前記情報処理装
   置の論理アドレスとからなる前記発信元アドレスと、 前記情報処理装置の論理アドレスに対応して入力データ
   の転送開始アドレスおよび転送範囲を設定して前記入力
   データの転送を行わせる入力転送制御手段と、 前記情報処理装置の論理アドレスに対応して出力データ
   の転送開始アドレスおよび転送範囲を設定して前記出力
   データの転送を行わせる出力転送制御手段と、 を有することを特徴とするシリアルデータ転送制御方式
   。