JPS6286763A - 分布電界効果トランジスタ構成体 - Google Patents

分布電界効果トランジスタ構成体

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JPS6286763A
JPS6286763A JP61235510A JP23551086A JPS6286763A JP S6286763 A JPS6286763 A JP S6286763A JP 61235510 A JP61235510 A JP 61235510A JP 23551086 A JP23551086 A JP 23551086A JP S6286763 A JPS6286763 A JP S6286763A
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drain
lead
grid
leads
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JP61235510A
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マーチン　ジェイ．ベインズ
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路チップ上に製造するのに適したソース
要素とドレイン要素とゲート要素とを持った改良型金属
−酸化物一半導体（ＭＯＳ）電界効果トランジスタ（Ｆ
ＥＴ）ｌ成体に関するものである。本発明は、特に、高
パワーバッファ及び出力ステージの為の相補型金属−酸
化物一半導体（ＣＭＯ５）　　トランジスタ及びＣＭＯ
８製造方法に関するものである。
従来のＭｏＳトランジスタは、反対極性の半導体基板内
に拡散させるか又はその他の方法で埋設される一方の極
性の半導体物質からなり離隔されたソース領域及びドレ
イン領域で形成されている。
絶縁層がその表面上に形成される。第１メタル層ストリ
ップ乃至は細条が窓を介して該ソース領域へ浸透してソ
ースリードを与えており、一方策２メタルストリップが
該ドレイン領域へ浸透してドレインリードを与えている
。該絶縁層上に第３導電性ストリツプが存在しており且
つ該ソース及びドレイン領域にオーバーラツプしてゲー
トを与えている。該ゲートにおける電圧信号が該ソース
とドレインとの間の電流の流れを制御し、その際に該信
号が電界に与える効果により該ソースとドレインとの間
の一次的な導電性チャンネルを確立するか又は向上させ
又は予め形成されたチャンネルを阻止するか又は空乏状
態とさせる。
該ソース領域と電気的にコンタクトし且つ隣接してバッ
クコンタクト領域を設けることも可能である。このバッ
クコンタクト領域は第２極性、即ち該ソースと反対で該
基板とは同一の導電型出あり、キャリアの濃度は一層大
きくなっている。このバックコンタクト領域は基板から
浮遊電流を除去する役目をしており、従って該トランジ
スタの動作における基板電流による干渉を減少させてい
る。
Ｐチャンネルエンハンスメント型ＦＥＴにおいては、Ｐ
領域がＮ型シリコン基板の表面内に拡散されては隔した
ソース及びドレイン区域乃至は領域を形成している。Ｎ
十拡散を使用して該ソース領域に隣接してバックコンタ
クト領域を形成する。
二酸化シリコン層又は酸化物層をリード用の適宜の窓と
共に該表面上に形成する。次いで、メタル層ストリップ
乃至はリードを形成してソースリード、ドレインリード
及びゲートを与える。該バックコンタクト領域は電気的
にソースに結合されている。Ｎチャンネルエンハンスメ
ント型ＦＥＴにおいては、Ｎ領域をシリコン基板内に形
成したＰ型ウェルの表面内に拡散させて離隔したソース
領域及びドレイン領域を与える。Ｐ十拡散は該ソースに
隣接するバックコンタクト領域を形成する。
リード及びゲート用のメタル層ストリップと共に絶縁性
酸化物層を該表面上に同様に形成する。
ＣＭＯ８集積回路においては、Ｐチャンネル及びＮチャ
ンネルトランジスタが相補的な対をなして結合されてい
る。典型的に、ゲートは互いに接続されて入力部を与え
、ドレインも共通に接続されて出力部を与え、一方のソ
ースは電源に接続され他方のソースは接地される。入力
信号がＣＭＯ８対の一方のトランジスタをオンさせ且つ
他方をオフさせ、従って出力が一方の状態から別の状態
ヘスイッチする場合を除いて、事実上何等電流は流れな
い。電力散逸は非常に低く且つ雑音余裕は高い。
ＭＯＳ及びＣＭＯＳトランジスタの効率及びスイッチン
グ速度は主にソース領域とドレイン領域との間のチャン
ネル抵抗及び出力乃至は負荷容量の関数である。チャン
ネル抵抗チャンネルの形状に依存し且つトランジスタチ
ャンネルの長さ、即ちソース領域とドレイン領域との間
の距離を減少させ、且つチャンネルの幅乃至は断面積を
増加させることによって減少させることが可能である。
出力容量はドレイン領域の面積寸法の関数であり、トレ
イン領域を小さくさせることによって最小とさせること
が可能である。
Ｍ−ＯＳ及びＣＭＯ８集積回路におけるＦＥＴの性能を
改良する為に、分布ＭＯ５及びＣＭＯＳトランジスタ構
成体が開発されて、ドレイン寸法及びドレイン面積を減
少させ、その際に出力負荷容量を減少させ、且つ長さと
相対的に、ＦＥＴチャンネル幅を増加させてチャンネル
抵抗を減少させている。現在のＣＭＯ５分布型トランジ
スタ構成体１例えば、Ｐチャンネル及びＮチャンネルＣ
Ｍ○５ＦＥＴに拠れば、トランジスタのソース要素及び
ドレイン要素は分割されており、対角線の行の「チェッ
カーボード」即ち「市松模様」に分布された複数個の交
互の離隔されたソース領域及びドレイン領域のアレイ内
に分布されている。同様に、分布型トランジスタのゲー
ト要素は、隣接するソース区域及びドレイン区域にオー
バーラツプする導電性ポリシリコン又はその他の導電性
物質からなる２組の直交して交差する対角線状のライン
、ストリップ又はトラックの形状のアレイに渡って即ち
その全体に分布されている。その結果、複数個の機能的
なＦＥＴ区域乃至は領域がアレイ全体に分布されている
。交差する対角線状のポリシリコントラックのグリッド
即ち格子は、酸化物層として言及される二酸化シリコン
の絶縁層によってソース領域及びドレイン領域のアレイ
から絶縁分離されている。
ＰチャンネルＦＥＴの場合、この初期的な構成は、Ｎ型
シリコン基板全体に絶縁性酸化物層を成長させ且つ該酸
化物層上に２組の対角線状の直交して交差するポリシリ
コンゲートライン乃至はトラックの第１グリッドを付着
させることによって形成する。自己整合マスク手順の準
備の後、Ｐ型ドーパント物質をポリシリコンゲートライ
ンの第１グリッド内の開口によって画定されるソース領
域及びドレイン領域内に拡散させる。ソース領域及びト
レイン領域の横方向拡散がゲートライン乃至はトラック
の下側に入り、アレイ全体に渡り分布型ＦＥＴ区域乃至
は領域を形成する。
該拡散ステップは又ドーパント分子をポリシコンゲート
ラインのグリッド内に拡散させ、従って該ゲートライン
は導電性となる。該分布型ゲート要素のこれらの直交し
て交差する対角線状のポリシリコンゲートライン乃至は
ストリップは電気的に共通に結合されており、アレイに
渡って分布された単一のゲートを与えている。付加的な
マスク及び拡散ステップをこの製造プロセスに加えて、
該ソース領域に隣接するソース領域及びドレイン領域と
反対の極性乃至は導電型のバックコンタクト領域を分布
させることが可能である。
別の酸化物層の成長に続いて、水平又は垂直のメタル層
ストリップの何れかの第２グリッドを該アレイ上に形成
して対角線状のポリシリコンラインの第１グリッドから
絶縁分離されたソースリード及びドレインリードを与え
る。メタル層ストリップソースリードは酸化物層内の窓
を介してソース領域とコンタクトし、一方ドレインリー
ドはドレイン領域へ貫通する。ソースリードは電気的に
結合されて該アレイに渡って単一の分布型ソースリード
を与えており、一方ドレインリードも同様に結合されて
いる。
分布型ゲートの直交して交差する対角線状ポリシリコン
ゲートライン乃至はストリップは電気的に共通的に接続
されて該アレイに渡って単一の分布型ゲートを与えてい
る。
単一のドレイン領域の周りにソース領域が分布する結果
、ドレイン領域の区域及びトランジスタの出力容量は、
単一ストリップ及び二重ストリップのＦＥＴの如き非分
布型ＭＯ８及びＣＭＯ３ＦＥＴ＠成体と比較して、減少
されている。更に、チャンネル長さと相対的にＦＥＴ要
素の幅は改良され、その際にチャンネル抵抗が減少され
ている。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、チャンネル幅と相対
的にチャンネル長さを更に減少させその際にＭＯＳ及び
ＣＭＯ８集積回路におけるチャンネル抵抗を減少させる
改良したＭＯＳ及びＣＭＯ８の分離型ＦＥＴ構成体を提
供することを目的とする。本発明の別の目的とするとこ
ろは、ドレイン面積及び出力容量を増加させること無し
に分布型ＦＥＴ構成体のソースリード線及びドレインリ
ード線における電流密度、抵抗、散逸を減少させた分布
型ＭＯ５及びＣＭＯ３ＦＥＴ構成体を提供することであ
る。本発明の更に別の目的とするところは、全体的なト
ランジスタ面積の大きさを減少させ、構成体全体におけ
る信号密度及び信号伝播時間を制御し、且つ基板内の浮
遊電流を散逸させる為に分布型トランジスタ構成体アレ
イの周辺部の周りにバックコンタクトガードリング乃至
はバンドを設けると共にソース領域と電気的に近接する
バックコンタクト領域を構成する為の効率的な幾何学的
形態及び配置の分布型ＭＯ８及び０ＭＯ５ＦＥＴ　トラ
ンジスタ構成体を提供することである。更に、ＭＯＳ及
びＣＭＯ３集積回路チップの製造における酸化物分離プ
ロセスの間ＦＥＴチャンネルの長さを減少させる一方そ
の幅を増加させ、更にＦＥＴチャンネル抵抗を減少させ
る為の新規な幾何学的形態及び構成を提供することも目
的とする。
本発明に拠れば、ソース要素とドレイン要素とグー１〜
要素とを持っており、アレイの交互で離隔されているソ
ース及びドレイン区域乃至は領域が水平行及び垂直行の
チェックボードパターン即ち市松模様に分布されており
、ＭＯＳ及びＣＭＯＳＩＣ製造プロセスに適した改良型
のＦＥＴ構成体が提供される。各ドレイン区域は側部が
離隔されたソース区域乃至は領域によって囲まれており
。
ドレイン面積及び出力負荷容量を最小とさせている。ソ
ース区域及びドレイン区域は、第２極性の半導体物質内
に埋設されている第１極性乃至は第１導電型の半導体物
質を有している。
本発明に拠れば、例えばポリシリコン物質の水平及び垂
直ゲートライン乃至はトラックの第１グリッドが７レイ
の隣接するソース区域及びドレイン区域とオーバーラツ
プする。水平及び垂直ゲートラインの第１グリッドは、
二酸化シリコン層の如き絶縁層によってソース領域及び
ドレイン領域から絶縁分離されており、その際にアレイ
全体に渡って複数個のＦＥＴ区域乃至は領域を提供して
いる。第１グリッドの水平及び垂直ゲートラインは電気
的に結合されて、該アレイに渡って分布された単一ゲー
ト要素を与えている。
直交して交差する水平及び垂直ゲートラインの第１グリ
ッド形態の特徴及び利点は、ソース区域及びドレイン区
域の間のＦＥＴチャンネル長さは、対角線状に交差する
ゲートラインを使用する従来の分布型ＦＥＴ構成体と比
較して、１／（２の平方根）のファクタだけ効果的に減
少さえている。
ソース領域とドレイン領域との間のＦＥＴＰ又はＮチャ
ンネルの長さと相対的な幅はアレイ全体に渡り増加され
ており、その際にチャンネル抵抗を減少させている。
本発明は又、例えば酸化物層等の絶縁層によって該第１
グリッドから絶縁分離されているメタル層ストリップの
如き導電性ストリップからなる１組の並列対角線状の交
互のソースリード線及びドレインリード線の形態の第２
グリッドを与えている。ソースリード線は、窓を介して
、ソース領域乃至は区域へ電気的に結合されており且つ
互いに結合されて、アレイ全体にわたり分散された単一
ソース要素を与えている。ドレインリード線は同様にド
レイン領域乃至は区域へ電気的に結合され且つ互いに結
合されて、アレイ全体に分布する単一ドレイン要素を与
えている。その結果は、アレイ全体に渡って分布され減
少されたチャンネル長さ及び減少されたチャンネル抵抗
を有する並列結合されたＦＥＴ領域乃至は区域の分布型
ＦＥＴ構成体である。
第２グリッドは、酸化物絶縁層上に付着させた第１メタ
ル層及び、リード線の幅、ドレイン面積。
又は出力容量を増加させること無しに、ソースリード線
及びドレインリード線における電流密度及び抵抗を減少
させる為にソースリード線及びドレインリード線に沿っ
て該第１メタル層の少なくとも主要部分情報に形成した
第２メタル層を有している。電流密度を減少させること
により、メタライズさせたリードのエレクトロマイグレ
ーションの問題が回避される。本発明による製造プロセ
ス及び構成体において、第２メタル層は、酸化物層の如
き絶縁層によって第１メタル層から絶縁分離されている
。第１及び第２メタル層は、これらメタル層間の選択的
な電気的コンタクトによってソースリード線及びドレイ
ンリード線に沿って電気的に結合されている。
本発明によって意図される構成においては、第１メタル
層が、ソースリード線又はドレインリード線の一方、典
型的にはソースリード線の端部を越えて延在しており、
ソースリード線に対する共通リードを与えている。第２
メタル層はソースリード線の端部の内側で終端している
が、ソースリード線の抵抗を減少すべく機能する。一方
、第２メタル層は、ソースリード線とドレインリード線
の他方、典型的にはドレインリード線の端部を越えて延
在しており、ドレインリード線に対する共通リードを与
えている。従って、ドレインリード線においては、第１
メタル層は端部の内側で終端するが、ドレインリード線
における抵抗を減少すべく機能している。
本発明は又バックコンタクト領域乃至は区域の新規な構
成を提供しており、ソース及びドレインと反対の極性乃
至は導電型のバックコンタクト領域はアレイの周辺部の
周りに分布されている。バツクコンタクト周辺部はソー
スリード線へ電気的に結合されている。この幾何学的形
状の特徴及び利点は、電気的に結合したバックコンタク
ト領域は、浮遊電流を除去し且つトランジスタの動作に
おける干渉を回避する為に分布されたＦＥＴ領域の周り
にバックコンタクトガードリング乃至はバンドを与えて
いる６ 好適実施例に拠れば、ソース領域及びドレイン領域の水
平行及び垂直行のアレイは、対角線状ソースリード線及
びドレインリード線の長さ、これらのリード線によって
貢献されるＦＥＴ区域の数。
従って電流密度を減少させる為に、高さを減少させた水
平行方向に伸長する矩形内に配設されている。伸長され
た矩形形態の特徴及び利点は、バックコンタクト区域が
アレイのソース領域及びＦＥＴ領域に近接して位置され
、同時にアレイの周辺部の周りにバックコンタクトガー
ドリングを設ける点である。従って、浮遊電流によるＣ
ＭＯＳトランジスタ対の所謂ｒラッチアップ」は回避さ
れる。
アーレイに渡ってのゲート信号に対する伝播時間の制御
も本発明の矩形形態によって与えられる。
このことは、高速又は低速の伝播時間に対して短い垂直
ライン又は長い水平ラインの何れかに沿って第１グリッ
ドのラインに沿ってのゲートリードアクセス位置を選択
することによって達成される。
ゲートラインの第１グリッドを長いか又は短い伝播時間
に対しての伝送ラインとして使用することは、高パワー
バッファ及びドライブにおける第１グリッドに渡っての
大きなゲート信号からのリンギングを回避する為に有益
である。本発明の矩形形状の別の利点は、酸化物分離効
果がＦＥＴ構成体の周辺部に制限されており、最大の利
点がソース領域及びドレイン領域における横方向拡散か
ら当られており、それはアレイに渡ってのＦＥＴチャン
ネルの幅を増加し且つ長さを減少させて、トランジスタ
の性能を改善している。
本発明ハ、ＭＯＳ及び０ＭＯ８（７）ＩＣＩＩ造プロセ
ス、特に高パワーバッファ及び出力ステージに新規な分
布型ＦＥＴ構成体を組み込むことを意図するものである
。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
第１図に示した本発明に基づく分布型電界効果型トラン
ジスタ構成体１０において、１極性の半導体物質のソー
ス領域１４とドレイン領域１５のアレイが反対極性のシ
リコン基板１２内に埋め込まれている。該基板は集積回
路チップの一部であることが可能である。ソース及びド
レイン領域１４．１５は水平行及び垂直行のチェッカー
ボード゛パターンに分布されており、ソース領域とドレ
イン領域とは交互になっており、従って各ドレイン領域
乃至は区域１５は側部をソース領域乃至は区域１４によ
って囲まれている。
ソース領域及びドレイン領域は、適切に酸化物層で準備
された基板１２の表面上に、交差する水平ゲートライン
、経路乃至はトラック１６ａ及び垂直ゲートライン、経
路乃至はトラック１６ｂの第１グリッド１６を付着させ
ることによって形成される。第１グリッド１６は、Ｎチ
ャンネル又はＰチャンネルＦＥＴのどちらが製造される
かに依ってＮ型又はＰ型のドーパント物質の何れがが公
知の手順に従ってソース領域及びドレイン領域の拡散用
の自己整合型トランジスタマスクを与える６自己盤合型
マスク及び拡散ステップは横方向拡散を制御し、従って
ソース領域及びドレイン領域は離隔され、且つゲートラ
イン１６ａ及び１６ｂが隣接するソース領域及びドレイ
ン領域とオーバーラツプしてアレイに渡ってＦＥＴ領域
を与える。
この実施例に示した如く、アレイ形態は水平行方向及び
水平ゲートライン１６ａの方向に伸長した矩形である。
この矩形の水平方向寸法は、行の垂直高さ及び垂直ゲー
トライン１６ｂよりも５０％長く、上述した本発明の利
点を提供している。
この実施例において、第１グリッド１６のゲートライン
は短い垂直ゲートライン１６ｂによってコンタクト１８
においてゲートリード２０へ電気的に結合されている。
従って、第１グリッドは、アレイ全体に渡って分布され
る単一ゲート要素を与え、高速信号伝播時間は短いゲー
トリードライン１６ｂによって与えられている。高パワ
ーゲート信号に対する低速伝播時間は、ゲートリード２
０を長い水平ゲートライン１９ａへ結合させることによ
って与えられる。
交互のソースリード線２２とドレインリード線２４は、
第１グリッド上方に付着されており且つ別の酸化物層に
よって第１グリッドから絶縁分離されている並列対角線
状リード線の第２グリッドを形成している。本発明に拠
れば、ソース及びドレインリード線２２．２４は２つの
メタル層によって形成されており、第１メタル層ストリ
ップ２５はソースリード線２２の端部を越えて延在して
共通ソースリードを与えており、且つ第２メタル層スト
リップ２６はドレインリード線２４の端部を越えて延在
して共通ドレインリードを与えている。　ソースリード
線を見ると、第２メタル層ストリップ２６がソースリー
ド線２２の端部の内側で終端しており且つこの位置でソ
ースリード線における電流密度及び抵抗を減少させる為
にのみ作用する。一方、ドレインリード線を見ると、第
１メタル層ストリップ２５がトレインリード線２４の端
部内側で終端しており且つこの位置においてドレインリ
ード線における電流密度及び抵抗を減少させる為にのみ
作用している。
第１メタル層２５及び第２メタル層２６は、二酸化シリ
コン層によって互いに絶縁分離されているが、ソース及
びドレインリード線に沿ってこれらのメタル層間の酸化
物層を介して貫通する電気的コンタクト３０によっての
み互いに選択的に接続されている。第１メタル層２５は
、夫々のソース及びドレインリード線に沿って夫々のソ
ース及びドレイン領域へのコンタクト２８を提供してい
る。従って、第１メタル層２５はコンタクト２８によっ
てソースリード線２２に沿ってソース領域１４へ接続さ
れており、且つドレインリード線２４に沿って同様のコ
ンタクト２８によってドレイン領域１５へ接続されてい
る。
マスク及び拡散ステップは又本発明において使用された
、該アレイの周辺部の周りにリング又はバンドの形態で
バックコンタクト領域３５を基板１２内に埋設する。従
って、バックコンタクト領域はＦＥＴトランジスタ構成
体の周りにバックコンタクトガードリング乃至はバンド
を与え、同時に伸長した矩形形態乃至は幾何学的形状で
ある為にアレイのＦＥＴ領域に近接したままである。バ
ックコンタクトバンド３５は、長いコンタクト３８によ
ってソースリード線及びソース領域へ、又バックコンタ
クト３６によって基板へ電気的に接続されている。
分布型ＦＥＴ構成体及びそれが集積されるチップの種々
の層が形成され且つ配列され、従って、例えば、第１メ
タル層乃至はＭ−１層２５は共通ソースリード４０へ接
続され、リード４０はソースリードワイヤをリードフレ
ームパッケージヘボンディングさせる為にＩＣチップの
ダイパッドヘリードさせることが可能である。同様に、
第２メタル層乃至はＭ−２層２６は共通ドレインリード
５０へ接続させることが可能であり、該リード５０はド
レインリードワイヤをリードフレームパッケージヘボン
ディングさせる為にＩＣチップの別のダイパッドヘリー
ドさせることが可能である。
本発明に基づいて構成された相補型Ｐチャンネル及びＮ
チャンネル分布型ＦＥＴのＣＭＯ８結合において、相補
型対の第１グリッドゲートライン乃至は経路は典型的に
共通結合されて単−人力部を与え、相補型対のドレイン
リード線は典型的に共通接続されて単一出力部を与え、
相補型対の１つのソースリード線は電源ｖｃｃへ接続さ
れ、他方のソースリード線は接地される。この改良型Ｆ
ＥＴ構成体は集積回路及びデバイスにおいて多様な適用
性を持っている。
以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
添付の図面は、ＭＯＳ及びＣＭＯ８集積回路に適した本
発明に基づく分布型ＦＥＴ構成体のコンピュータプロッ
トの簡単化によって与えられた概略図である。 （符号の説明） １０：分布型電界効果トランジスタ １２：シリコン基板 １４：ソース領域 １５ニドレイン領域 １６：第１グリッド １８：コンタクト ２０：ゲートリード ２２：ソースリード線 ２４ニドレインリード線 ２５：第１メタル層 ２６：第２メタル層 ３６二バツクコンタクト 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ

Claims (1)

  1. 【特許請求の範囲】 １、集積回路チップ上に製造する為にアレイ内に分布さ
    れたソース要素とドレイン要素とゲート要素とを持った
    分布構成体内の単一のトランジスタを有する改良型金属
    −酸化物−半導体（ＭＯＳ）電界効果トランジスタ（Ｆ
    ＥＴ）において、前記アレイは第１極性の半導体物質か
    らなる複数個の離隔されており交互のソース区域及びド
    レイン区域を有しており、前記ソース区域及びドレイン
    区域は第２極性の半導体物質内に形成されており且つ市
    松模様状に分布されていて各ドレイン区域は側部を離隔
    されたソース区域によって囲まれており、導電性ゲート
    経路の第１グリッドが隣接するソース区域及びドレイン
    区域とオーバラップしており、前記ゲート経路は絶縁層
    によって該ソース区域及びドレイン区域から絶縁分離さ
    れてその際に該アレイに渡って複数個のＦＥＴ区域を与
    えており、該第１グリッドの前記ゲート経路は電気的に
    共通接続されて該アレイに渡って分布される単一ゲート
    要素を与えており、導電性のソースリード線及びドレイ
    ンリード線の第２グリッドが絶縁層によって該第１グリ
    ッドから絶縁分離されており、前記第２グリッドは互い
    に電気的に接続されると共に該アレイに渡って分布され
    る単一ソース要素を与える為に該アレイの該ソース区域
    に接続されたソースリード線を有するとともに互いに電
    気的に接続されると共に該アレイに渡って分布される単
    一ドレイン要素を与える為に該アレイのドレイン区域に
    接続されたドレインリード線を有しておりその際に該ア
    レイに渡って該ＦＥＴ区域を並列結合させており、前記
    アレイは水平行及び垂直行に配列させたソース区域及び
    ドレイン区域を有しており、前記第１グリッドは隣接す
    るソース区域及びドレイン区域とオーバラップし交差す
    る水平ゲート経路及び垂直ゲート経路のグリッドを有し
    ておりその際に該ＦＥＴ区域のチャンネル長さ及びチャ
    ンネル抵抗を減少させており、前記水平ゲート経路及び
    垂直ゲート経路は直交して交差しており且つ公差部のい
    て電気的に結合されていて従って該第１グリッドは共通
    ゲートリードを有する単一トランジスタ分布構成体の単
    一分布ゲート要素を有しており、前記第２グリッドは平
    行で対角線状の交互のソースリード線及びドレインリー
    ド線のグリッドを有しており、前記第２グリッドは下位
    レベル対角線リード線を構成する第１メタル層及び該第
    １メタル層の該下位レベル対角線リード線の少なくとも
    主要部分情報に形成される上位レベル対角線リード線を
    構成する第２メタル層によって形成されており、前記第
    １及び第２メタル層は電気的コンタクトを有する絶縁層
    によって分離されており、該電気的コンタクトは該下位
    レベル及び上位レベル対角線リード線に沿って該第１及
    び第２メタル層間を該絶縁層を貫通して設けられていて
    前記リード線の幅を増加させること無しに該ソースリー
    ド線及びドレインリード線における電流密度及び抵抗を
    減少させており、前記第１メタル層は前記ソースリード
    線及びドレインリード線の何れか一方の端部を越えて延
    在しており且つ電気的に結合されて前記ソースリード線
    及びドレインリード線の一方に対しての第１共通リード
    線を与えており且つ前記第２メタル層は前記ソースリー
    ド線及びドレインリード線の他方の端部を越えて延在し
    ており且つ前記ソースリード線及びドレインリード線の
    他方に対しての第２共通リード線を与えていることを特
    徴とするＦＥＴ。 ２、特許請求の範囲第１項において、第２極性の半導体
    物質からなるバックコンタクト区域を有するバックコン
    タクト要素はソース区域及びドレイン区域の矩形の周り
    に分布されて周辺部を形成しており、前記バックコンタ
    クト区域の周辺部は該半導体物質から浮遊電流を除去す
    る為に電気的コンタクトによって該ソース区域へ電気的
    に結合されていることを特徴とするＦＥＴ。 ３、特許請求の範囲第２項において、該第２メタル層上
    位対角線リード線は、該ソース区域及びドレイン区域の
    矩形の周りの周辺部内側の前記ソースリード線の夫々の
    端部の前で且つ該第１メタル層下位対角線リード線の夫
    々の端部の前で終端していることを特徴とするＦＥＴ。 ４、特許請求の範囲第３項において、該第１メタル層下
    位対角線リード線は該ソースリード線の夫々の端部を越
    えて延在しており、且つ該ソースリード線を構成する該
    第１メタル層の下位対角線リード線は電気的コンタクト
    によって該ソース区域及びドレイン区域の矩形の周辺部
    においてバックコンタクト区域へ電気的に結合されてい
    ることを特徴とするＦＥＴ。 ５、特許請求の範囲第１項において、該ソース区域及び
    ドレイン区域の矩形は垂直高さと相対的に水平の行方向
    に伸長されていてその際に該対角線ソースリード線及び
    ドレインリード線の長さを減少させ且つ前記ソースリー
    ド線及びドレインリード線を介して夫々の並列結合され
    たＦＥＴ区域へ流れる電流を減少させており、該バック
    コンタクト区域は前記ＦＥＴ区域に隣接し該矩形の周り
    の前記周辺部に近接して配列されていることを特徴とす
    るＦＥＴ。 ６、特許請求の範囲第１項において、該ソース区域及び
    ドレイン区域は垂直高さと相対的に水平行方向に伸長さ
    れた矩形内に配列されており、従って垂直ゲート経路は
    水平ゲート経路よりも比較的短く、且つ比較的短い垂直
    ゲート経路は共通ゲートリードに接続されていて該第１
    グリッドを通過するゲート信号の伝播時間を減少させて
    いることを特徴とするＦＥＴ。 ７、ソース要素とドレイン要素とゲート要素を持った単
    一の金属−酸化物−半導体（ＭＯＳ）電界効果トランジ
    スタ（ＦＥＴ）において、複数個の離隔され交互のソー
    ス区域及びドレイン区域からなるアレイが設けられてお
    り、前記ソース区域及びドレイン区域は水平行及び垂直
    行の市松模様に分布されており従って各ドレイン区域は
    側部を離隔されたソース区域によって囲まれておりその
    際にドレイン区域及び出力負荷容量を最小としており、
    前記ソース区域及びドレイン区域は第２極性の半導体内
    に埋設された第１極性の半導体物質を有しており、該ア
    レイの隣接するソース区域及びドレイン区域とオーバー
    ラップしており交差する水平及び垂直の導電性ゲート線
    の第１グリッドが設けられており、前記第１グリッドは
    絶縁層によって該ソース区域及びドレイン区域から絶縁
    分離されていてその際に該アレイに渡って複数個のＦＥ
    Ｔ区域を与えており、該第１グリッドの前記水平及び垂
    直ゲート線は直交して公差しており且つ交差点で電気的
    に結合されて共通ゲートリードを有し該アレイに渡って
    分布された単一ゲート要素を与えており、１組の平行で
    対角線状で交互のソースリード線及びドレインリード線
    を有する第２グリッドが設けられており、前記第２グリ
    ッドは絶縁層によって該第１グリッドから絶縁分離され
    ており、前記ソースリード線は該ソース区域へ且つ互い
    に電気的に結合されていて該アレイに渡って分布される
    単一ソース要素を与えており、前記ドレインリード線は
    該ドレイン区域へ及び互いに電気的に結合されていて該
    アレイに渡って分布される単一ドレイン要素を与えてお
    り、前記第２グリッドは下位対角線リード線を構成する
    第１メタル層と該第１メタル層下位対角線リード線の少
    なくとも主要部分の上に存在する上位対角線リード線を
    構成する第２メタル層とによって形成されており、前記
    第１及び第２メタル層は絶縁層によって分離されており
    且つ該下位及び上位対角線リード線に沿って該第１及び
    第２メタル層間の該絶縁層を介して電気的コンタクトに
    よって選択的に電気的に結合されていて前記リード線の
    幅を増加させること無しに電流密度を減少させ且つ該対
    角線状ソース及びドレインリード線における電流に対す
    る抵抗を低下させており、前記第１メタル層は前記ソー
    スリード線及びドレインリード線の何れか一方の端部を
    越えて延在しており且つ前記ソースリード線及びドレイ
    ンリード線の一方に対する第１共通リード線を与えるべ
    く電気的に結合されており且つ前記第２メタル層は前記
    ソースリード線及びドレインリード線の他方の端部を越
    えて延在しており且つ前記ソースリード線及びドレイン
    リード線の他方に対する第２共通リード線を与えるべく
    電気的に結合されており、その際にチャンネル幅と相対
    的にチャンネル長さが減少されており且つチャンネル抵
    抗が減少されており該アレイに渡って分布された並列接
    続されたＦＥＴ区域の単一分布ＭＯＳＦＥＴを提供して
    いることを特徴とするＦＥＴ。 ８、特許請求の範囲第７項において、該ソース区域及び
    ドレイン区域のアレイは、該市松模様の周りに分布され
    たバックコンタクト区域の周辺部を有しており、前記バ
    ックコンタクト区域は、電気的コンタクトによって該ソ
    ースリード線へ且つ浮遊電流を除去する為に電気的コン
    タクトによって該基板へ電気的に接続されており第２極
    性の半導体物質からなるバックコンタクトガードリング
    乃至はバンドを形成していることを特徴とするＦＥＴ。 ９、特許請求の範囲第７項において、該ソース区域及び
    ドレイン区域のアレイは垂直高さと相対的に水平な行方
    向に伸長した伸長矩形を有しておりその際に該対角線ソ
    ースリード線及びドレインリード線の長さを減少させて
    おり且つ並列接続されたＦＥＴ区域への該ソースリード
    線及びドレインリード線内を流れる電流を減少させ、前
    記伸長矩形形態は更に該ソース区域に近接するバックコ
    ンタクトガードリングに並置していることを特徴とする
    ＦＥＴ。
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