JPS6286764A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6286764A JPS6286764A JP22645385A JP22645385A JPS6286764A JP S6286764 A JPS6286764 A JP S6286764A JP 22645385 A JP22645385 A JP 22645385A JP 22645385 A JP22645385 A JP 22645385A JP S6286764 A JPS6286764 A JP S6286764A
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- JP
- Japan
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- gate
- oxide film
- film
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的消去可能及び電気的書き変え可能なＲＯ
Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関するも
のである。
Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）に関するも
のである。
従来のＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌ
ｙ Ｂｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒａｍａｂｌｅ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の構造が第２図
に示される。この素子はＳｉゲートＮチャンネルＭＮＯ
５技術によるものである。一つのメモリー機能を持たせ
るのに２個のトランジスタが必要である。一つのトラン
ジスタはゲート電極ｌＯを持つ読み出し用ＭＯＳトラン
ジスタであり、他の一つは窒化シリコン膜１２、ゲート
電極１１を有してメモリー機能を持つＭＮＯＳトランジ
スタである。基板から薄い酸化膜を通して電荷をトンネ
ルさせ、酸化膜−窒化膜界面付近のトラップに蓄えてメ
モリー機能を持たせている。（日経エレクトロニクス１
９Ｂ２．５．２４ Ｐ、Ｐ、１５４〜１６８）〔発明が
解決しようとする問題点〕 第２図に示されるように、従来の構造のＥＥＦＲＯＭに
おいては、一つのメモリーとして回路上の機能を持たせ
るためには読み出し用トランジスタとメモリー用トラン
ジスタの２個のＭＯＳ）ランジスタが必要である。この
ため一つのセルの占有面積が大になると言う問題点があ
った。
ｙ Ｂｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒａｍａｂｌｅ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の構造が第２図
に示される。この素子はＳｉゲートＮチャンネルＭＮＯ
５技術によるものである。一つのメモリー機能を持たせ
るのに２個のトランジスタが必要である。一つのトラン
ジスタはゲート電極ｌＯを持つ読み出し用ＭＯＳトラン
ジスタであり、他の一つは窒化シリコン膜１２、ゲート
電極１１を有してメモリー機能を持つＭＮＯＳトランジ
スタである。基板から薄い酸化膜を通して電荷をトンネ
ルさせ、酸化膜−窒化膜界面付近のトラップに蓄えてメ
モリー機能を持たせている。（日経エレクトロニクス１
９Ｂ２．５．２４ Ｐ、Ｐ、１５４〜１６８）〔発明が
解決しようとする問題点〕 第２図に示されるように、従来の構造のＥＥＦＲＯＭに
おいては、一つのメモリーとして回路上の機能を持たせ
るためには読み出し用トランジスタとメモリー用トラン
ジスタの２個のＭＯＳ）ランジスタが必要である。この
ため一つのセルの占有面積が大になると言う問題点があ
った。
本発明においては、ゲート電極の下層のフローティング
ゲート１５の側部に絶縁膜２２を介して消去用電極２３
を設け、この電極に電圧を加えることによってフローテ
ィングゲート１５中の電子を引っばり出して消去動作を
行わせ、一つのトランジスタに読み出し・選択・メモリ
ー機能を持たせて上記問題点を解決した。
ゲート１５の側部に絶縁膜２２を介して消去用電極２３
を設け、この電極に電圧を加えることによってフローテ
ィングゲート１５中の電子を引っばり出して消去動作を
行わせ、一つのトランジスタに読み出し・選択・メモリ
ー機能を持たせて上記問題点を解決した。
従来は、消去を行う時に流すＦｏｗｌｅｒ−Ｎｏｒｄｅ
ｈｅｉｍトンネル電流が流れるための薄い酸化膜をソー
ス領域のＮ゛拡散層上に形成し、このＮ゛拡散層の面積
を広くとらなければならなかった。そこで本発明におい
ては、Ｎ１拡散層上からＦ−Ｎ）ンネル電流として消去
動作を行うのではなく、フローティングゲート１５側面
にトンネル可能な薄い絶縁物２２を設け、その上部に導
電体２３を成長させることによって従来の問題点を解決
した。
ｈｅｉｍトンネル電流が流れるための薄い酸化膜をソー
ス領域のＮ゛拡散層上に形成し、このＮ゛拡散層の面積
を広くとらなければならなかった。そこで本発明におい
ては、Ｎ１拡散層上からＦ−Ｎ）ンネル電流として消去
動作を行うのではなく、フローティングゲート１５側面
にトンネル可能な薄い絶縁物２２を設け、その上部に導
電体２３を成長させることによって従来の問題点を解決
した。
この導電体２３に電圧を印加しフローティングゲート１
５中からチャージを電界によってトンネル電流として抜
き出して消去をするので、従来の装置のように必要以上
に大きな面積をとらなくても良くなった。
５中からチャージを電界によってトンネル電流として抜
き出して消去をするので、従来の装置のように必要以上
に大きな面積をとらなくても良くなった。
本発明のＥＥＦＲＯＭの製造方法を第１図Ａ〜Ｇに基い
て説明する。
て説明する。
先ず半導体基板１３の上に酸化膜１４、多結晶膜１５を
形成する（第１図Ａ）。フォトエッチによりセル形成部
分のみに多結晶膜１５を残す。
形成する（第１図Ａ）。フォトエッチによりセル形成部
分のみに多結晶膜１５を残す。
（第１図Ｂ）。第１図Ｃでは素子間分離用の酸化膜１６
を成長させ電子を蓄積するフローティングゲート１５を
形成させたところまでを示しである。
を成長させ電子を蓄積するフローティングゲート１５を
形成させたところまでを示しである。
このとき酸化膜１４をエッチオフし第１ゲート酸化膜と
して酸化膜１４を成長させる。その後コントロールゲー
ト１８をパターニング形成する前に、フローティングゲ
ート１５を熱酸化して第２ゲート酸化膜１９を成長させ
る（第１図Ｄ）。そしてこのコントロールゲート１８を
マスクとして第２ゲート酸化膜１９とフローティングゲ
ート１５をエツチング除去し、そしてこれらゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域２０．２１を形成する（第１図Ｅ）。この後にフロー
ティングゲート１５を酸化し約２００〜３００人の熱酸
化膜２２を形成し、トンネル用酸化膜とする（第１図Ｆ
）。そして消去動作を行なわせるための電極２３をパタ
ーニング形成させる（第１図Ｇ）。この電極２３に電圧
を加えることによりフローティングゲート１５中の電子
を引っばり出し消去を行わせる。消去は電極１５と２３
の間の電界によるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ）
ンネル効果を利用する。
して酸化膜１４を成長させる。その後コントロールゲー
ト１８をパターニング形成する前に、フローティングゲ
ート１５を熱酸化して第２ゲート酸化膜１９を成長させ
る（第１図Ｄ）。そしてこのコントロールゲート１８を
マスクとして第２ゲート酸化膜１９とフローティングゲ
ート１５をエツチング除去し、そしてこれらゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域２０．２１を形成する（第１図Ｅ）。この後にフロー
ティングゲート１５を酸化し約２００〜３００人の熱酸
化膜２２を形成し、トンネル用酸化膜とする（第１図Ｆ
）。そして消去動作を行なわせるための電極２３をパタ
ーニング形成させる（第１図Ｇ）。この電極２３に電圧
を加えることによりフローティングゲート１５中の電子
を引っばり出し消去を行わせる。消去は電極１５と２３
の間の電界によるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ）
ンネル効果を利用する。
従来の装置に比較して、１セル当たりの占有面積が小と
なった。しかも本発明のＥＥＦＲＯＭは従来の製造工程
に比較してそれ程複雑とならない製造方法により製造す
ることができる。
なった。しかも本発明のＥＥＦＲＯＭは従来の製造工程
に比較してそれ程複雑とならない製造方法により製造す
ることができる。
第１図Ａ−Ｇは本発明のＥＥＰＲＯＭを製造する各工程
を示す。第２図は従来のＥＥＰＲＯＭの構造を示す。 １・・・ｎ型基板 ２・・・Ｐ−ｗｅｌ１３・・
・ソース又はドレイン ４・・・ドレイン又はソース ５・・・ソース又はドレイン ６・・・素子間分離領域 ７・・・層間絶縁膜 ８．９・・・ＡＩ電極１０・
・・ゲート電極（Ｐｏｌｙ−Ｓｉ）１１・・・ゲート電
極 １２・・・窒化シリコン１３・・・半導体基板
１４・・・酸化膜１５・・・フローティングゲー
ト １６・・・素子間分離酸化膜 １７・・・第１ゲート酸化膜 １８・・・コントロールゲート １９・・・第２ゲート酸化膜 ２０・・・ソース ２１・・・ドレイン２２・
・・酸化膜 ２３・・・消去用電極特許出願人
ソ ニ −株式会社 代理人弁理士 沢 １）雅 男 外１名ｊ−ト萌のＥＥ
ＰＲＯＭｔヤーｔす５名べｔ４１第１図
を示す。第２図は従来のＥＥＰＲＯＭの構造を示す。 １・・・ｎ型基板 ２・・・Ｐ−ｗｅｌ１３・・
・ソース又はドレイン ４・・・ドレイン又はソース ５・・・ソース又はドレイン ６・・・素子間分離領域 ７・・・層間絶縁膜 ８．９・・・ＡＩ電極１０・
・・ゲート電極（Ｐｏｌｙ−Ｓｉ）１１・・・ゲート電
極 １２・・・窒化シリコン１３・・・半導体基板
１４・・・酸化膜１５・・・フローティングゲー
ト １６・・・素子間分離酸化膜 １７・・・第１ゲート酸化膜 １８・・・コントロールゲート １９・・・第２ゲート酸化膜 ２０・・・ソース ２１・・・ドレイン２２・
・・酸化膜 ２３・・・消去用電極特許出願人
ソ ニ −株式会社 代理人弁理士 沢 １）雅 男 外１名ｊ−ト萌のＥＥ
ＰＲＯＭｔヤーｔす５名べｔ４１第１図
Claims (1)
- ＭＯＳ型半導体装置において、ゲート電極のゲート材が
絶縁膜を介して２層構造からなり、上記少なくともゲー
ト材のうち下層のほうのゲート電極側部に、絶縁膜を介
して導電材を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22645385A JPS6286764A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22645385A JPS6286764A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286764A true JPS6286764A (ja) | 1987-04-21 |
Family
ID=16845334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22645385A Pending JPS6286764A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287676A (ja) * | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | フローテイングゲート型不揮発性メモリ装置 |
| US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
-
1985
- 1985-10-11 JP JP22645385A patent/JPS6286764A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287676A (ja) * | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | フローテイングゲート型不揮発性メモリ装置 |
| US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
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