JPS6286852A - 積層構造型半導体装置 - Google Patents
積層構造型半導体装置Info
- Publication number
- JPS6286852A JPS6286852A JP60228380A JP22838085A JPS6286852A JP S6286852 A JPS6286852 A JP S6286852A JP 60228380 A JP60228380 A JP 60228380A JP 22838085 A JP22838085 A JP 22838085A JP S6286852 A JPS6286852 A JP S6286852A
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- JP
- Japan
- Prior art keywords
- substrate
- potential
- semiconductor device
- transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は特定の素子を最下層である半導体基体内に形
成するようにした積層構造型半導体装置に関する。
成するようにした積層構造型半導体装置に関する。
［発明の技術向背ＩＩ］
近年、半導体素子の大容量化の一手法として積層構造型
半導体装置が注目を集めている。今までの、半導体基板
上に二次元的つまり平面的に素子を搭載する構造のもの
では実装密度が素子の加工基準によって決定されるため
に集積度を上げるのが困難である。ところが、積層構造
型半導体装置では素子を積層して構成することができる
ので、実装密度は簡単に積層した分だけ向上する。
半導体装置が注目を集めている。今までの、半導体基板
上に二次元的つまり平面的に素子を搭載する構造のもの
では実装密度が素子の加工基準によって決定されるため
に集積度を上げるのが困難である。ところが、積層構造
型半導体装置では素子を積層して構成することができる
ので、実装密度は簡単に積層した分だけ向上する。
このような積層構造型半導体装置の簡単な構造を第２図
の断面図に示す。この半導体装置は２層構造をなし、第
１層目及び第２１１目にそれぞれＭＯＳトランジスタが
１個ずつ形成されたものである。１１は半導体基板、１
２ないし１８はそれぞれ酸化膜、１９ないし２２はそれ
ぞれ多結晶シリコン層、２３と２４及び２５と２６はそ
れぞれＭＯＳトランジスタのソース、ドレインの拡散領
域、２７は上記半導体基板１１上に堆積され単結晶化さ
れた２層目の半導体層、２８ないし３０はそれぞれアル
ミニュームからなる金属Ｎ極である。
の断面図に示す。この半導体装置は２層構造をなし、第
１層目及び第２１１目にそれぞれＭＯＳトランジスタが
１個ずつ形成されたものである。１１は半導体基板、１
２ないし１８はそれぞれ酸化膜、１９ないし２２はそれ
ぞれ多結晶シリコン層、２３と２４及び２５と２６はそ
れぞれＭＯＳトランジスタのソース、ドレインの拡散領
域、２７は上記半導体基板１１上に堆積され単結晶化さ
れた２層目の半導体層、２８ないし３０はそれぞれアル
ミニュームからなる金属Ｎ極である。
上記多結晶シリコンｌｉ！１９及び２０はそれぞれ１層
目の半導体基板１１内に形成されたＭＯＳトランジスタ
のソース及びドレイン電極もしくは配線材として用いら
れ、多結晶シリコン層２１及び２２は１層目及び２Ｗ１
目のＭＯＳトランジスタそれぞれのゲート電極として用
いられる。ここで電極及び配線材として多結晶シリコン
層を用いているのは、２層目の素子形成工程で高ｍ （
９５０℃以上）の熱処理工程、例えば拡散工程があるた
め、アルミニュームのような低融点金属は使用できない
からである。
目の半導体基板１１内に形成されたＭＯＳトランジスタ
のソース及びドレイン電極もしくは配線材として用いら
れ、多結晶シリコン層２１及び２２は１層目及び２Ｗ１
目のＭＯＳトランジスタそれぞれのゲート電極として用
いられる。ここで電極及び配線材として多結晶シリコン
層を用いているのは、２層目の素子形成工程で高ｍ （
９５０℃以上）の熱処理工程、例えば拡散工程があるた
め、アルミニュームのような低融点金属は使用できない
からである。
上記２層目の半導体［１２７は１層目の基板１１内にＭ
ＯＳトランジスタを形成した後、その上に多結晶シリコ
ンを堆積し、例えばエレクトロンビーム照射によるアニ
ールによって単結晶化することにより得られる。なお、
１層目と２Ｈ目の素子分離は一般に知られているロコス
（ＬＯＧＯ８＞等の酸化膜分離を用いる。また上記拡散
層２３と２４及び２５と２６は、ｎチャンネルもしくは
ｎチャンネルのＭＯＳトランジスタの形成に合せて、ｎ
形不純物もしくはｐ形不純物を拡散することにより形成
する。
ＯＳトランジスタを形成した後、その上に多結晶シリコ
ンを堆積し、例えばエレクトロンビーム照射によるアニ
ールによって単結晶化することにより得られる。なお、
１層目と２Ｈ目の素子分離は一般に知られているロコス
（ＬＯＧＯ８＞等の酸化膜分離を用いる。また上記拡散
層２３と２４及び２５と２６は、ｎチャンネルもしくは
ｎチャンネルのＭＯＳトランジスタの形成に合せて、ｎ
形不純物もしくはｐ形不純物を拡散することにより形成
する。
［背景技術の問題点］
上記のような構造において、１層目の基板１１には裏面
から電位を与えることができるが、２層目の半導体！１
２１は周囲を絶縁膜で取り囲まれているので電位を与え
ることが困雌である。このため、従来の積層構造型半導
体装置では次のような不都合が生じる。例えば、２ＷＪ
目の半導体＠２７にスタティック・ランダム・アクセス
・メモリ（ｊＸ下、ＳＲＡＭと称する）を形成した場合
、基板となる半導体＠２７に電位を与えないとメモリセ
ルのデータが失われるという誤動作が生じたりする。
から電位を与えることができるが、２層目の半導体！１
２１は周囲を絶縁膜で取り囲まれているので電位を与え
ることが困雌である。このため、従来の積層構造型半導
体装置では次のような不都合が生じる。例えば、２ＷＪ
目の半導体＠２７にスタティック・ランダム・アクセス
・メモリ（ｊＸ下、ＳＲＡＭと称する）を形成した場合
、基板となる半導体＠２７に電位を与えないとメモリセ
ルのデータが失われるという誤動作が生じたりする。
このことを第３図に示すＳＲＡＭの回路図を参照しなが
ら説明する。一つのメモリセル４０が、ｎチャンネルＭ
ＯＳトランジスタ４１及び４２それぞれとｎチャンネル
ＭＯＳトランジスタ４３及び４４それぞれとで構成され
る一般的な０ＭＯ８（相補型ＭＯ８）のフリップフロッ
プ４５と、ｎチャンネルＭＯＳトランジスタからなるト
ランスファゲート４６及び４７で構成される６トランジ
スタ型のものを例にとる。ここでそれぞれのトランジス
タの基板電位が浮遊状態、つまり基板に電位が与えられ
ていないとき、フリップ７０ツブ４５を構成するｎチャ
ンネルのトランジスタ４１及び４２ではソース電位がｖ
ＤＤの電源電位に、ｎチャンネルのトランジスタ４３及
び４４ではＶｓｓの接地電位に設定されている。このた
め、これらトランジスタにおいて基板（バックゲート）
電位はｎチャンネルトランジスタではＶＤＤ −ＶＦ
（Ｖｐはｐｎ接合の順方向電圧）で、ｎチャンネルトラ
ンジスタではＶＦでそれぞれ安定している。
ら説明する。一つのメモリセル４０が、ｎチャンネルＭ
ＯＳトランジスタ４１及び４２それぞれとｎチャンネル
ＭＯＳトランジスタ４３及び４４それぞれとで構成され
る一般的な０ＭＯ８（相補型ＭＯ８）のフリップフロッ
プ４５と、ｎチャンネルＭＯＳトランジスタからなるト
ランスファゲート４６及び４７で構成される６トランジ
スタ型のものを例にとる。ここでそれぞれのトランジス
タの基板電位が浮遊状態、つまり基板に電位が与えられ
ていないとき、フリップ７０ツブ４５を構成するｎチャ
ンネルのトランジスタ４１及び４２ではソース電位がｖ
ＤＤの電源電位に、ｎチャンネルのトランジスタ４３及
び４４ではＶｓｓの接地電位に設定されている。このた
め、これらトランジスタにおいて基板（バックゲート）
電位はｎチャンネルトランジスタではＶＤＤ −ＶＦ
（Ｖｐはｐｎ接合の順方向電圧）で、ｎチャンネルトラ
ンジスタではＶＦでそれぞれ安定している。
しかし、トランスファゲート４６及び４７ではソース、
ドレイン電位が変動するので、その電位変動に応じて基
板電位も変動する。例えば、一つのメモリセル４０の記
憶データが“１″レベルであり、このメモリセル４０の
ノード４８が“１″レベル（Ｖａｎ）のときに、トラン
スファゲート４６に接続されているワード線５０が選択
されると、このトランスファゲート４６のドレインつま
りビット線５１の電位はＶｎｏからトランジスタ４６の
閾値電圧分だけ低い高電位となる。このときこのトラン
スファゲート４６の基板電位も高電位となり、その値は
ほぼｖＤＤＩＲ位に等しくなる。ここで次に別のメモリ
セル５３に対してデータの書き込みを行なう場合を考え
る。いま別のメモリセル５３に“Ｏ″レベルデータを書
き込もうとするときは、一方のビット線５１を“Ｏ”レ
ベル（Ｖａｓ電位）にし、他方のビット線５２を“１″
レベル（Ｖｏｏ電位）に保っておく。このときワード線
５０は“０”レベルにされ、メモリセル４０内のトラン
スファゲート４６及び４γはオフしている。これに対し
て、ワード線５４は“１ｎレベルにされ、メモリセル５
３内のトランスファゲートはオンしている。このように
することによ６てメモリセル５３には゛０″レベルのデ
ータが書き込まれる。このとき、メモリセル４０のトラ
ンスファゲート４６は第４図で示されるような寄生のｎ
ｐｎ型のバイポーラトランジスタ６０が形成されており
、上記したようにこのトランスファゲート４６の基板電
位が高くなっている。このため、ビット線５１の電位が
下がったときに上記寄生バイポーラトランジスタ６０の
エミッタ電位がほぼ接地電位にされ、トランジスタ６０
がバイポーラ動作を開始する。この結果、コレクタから
電流が流れ、上記ノード４８の電荷を引き抜いてしまう
。つまり、ノード４８の電位が下がる。そして上記バイ
ポーラ動作が飽和領域に達した場合に、ノード４８の電
位は接地電位近くまで低下する。このため、メモリセル
４０内のｎチャンネルのＭＯＳトランジスタ４３がオフ
し、逆にビット線５２が高電位のためにメモリセル４０
内のノード４９の電位が上昇し、メモリセル４０の記憶
データが反転する。このようにデータ書き込み時に非選
択状態のメモリセルの内容が破壊されるという不都合が
生じる。
ドレイン電位が変動するので、その電位変動に応じて基
板電位も変動する。例えば、一つのメモリセル４０の記
憶データが“１″レベルであり、このメモリセル４０の
ノード４８が“１″レベル（Ｖａｎ）のときに、トラン
スファゲート４６に接続されているワード線５０が選択
されると、このトランスファゲート４６のドレインつま
りビット線５１の電位はＶｎｏからトランジスタ４６の
閾値電圧分だけ低い高電位となる。このときこのトラン
スファゲート４６の基板電位も高電位となり、その値は
ほぼｖＤＤＩＲ位に等しくなる。ここで次に別のメモリ
セル５３に対してデータの書き込みを行なう場合を考え
る。いま別のメモリセル５３に“Ｏ″レベルデータを書
き込もうとするときは、一方のビット線５１を“Ｏ”レ
ベル（Ｖａｓ電位）にし、他方のビット線５２を“１″
レベル（Ｖｏｏ電位）に保っておく。このときワード線
５０は“０”レベルにされ、メモリセル４０内のトラン
スファゲート４６及び４γはオフしている。これに対し
て、ワード線５４は“１ｎレベルにされ、メモリセル５
３内のトランスファゲートはオンしている。このように
することによ６てメモリセル５３には゛０″レベルのデ
ータが書き込まれる。このとき、メモリセル４０のトラ
ンスファゲート４６は第４図で示されるような寄生のｎ
ｐｎ型のバイポーラトランジスタ６０が形成されており
、上記したようにこのトランスファゲート４６の基板電
位が高くなっている。このため、ビット線５１の電位が
下がったときに上記寄生バイポーラトランジスタ６０の
エミッタ電位がほぼ接地電位にされ、トランジスタ６０
がバイポーラ動作を開始する。この結果、コレクタから
電流が流れ、上記ノード４８の電荷を引き抜いてしまう
。つまり、ノード４８の電位が下がる。そして上記バイ
ポーラ動作が飽和領域に達した場合に、ノード４８の電
位は接地電位近くまで低下する。このため、メモリセル
４０内のｎチャンネルのＭＯＳトランジスタ４３がオフ
し、逆にビット線５２が高電位のためにメモリセル４０
内のノード４９の電位が上昇し、メモリセル４０の記憶
データが反転する。このようにデータ書き込み時に非選
択状態のメモリセルの内容が破壊されるという不都合が
生じる。
上記のような誤動作モードはＳＲＡＭに限らず、一つの
セルか第５図に示すようにゲートがワード線７１に接続
されかつドレインがビット線７２に接続された選択用の
ＭＯＳトランジスタ７３及びデータ記憶用のキャパシタ
７４で構成されたダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭと称する）についても同様にい
えることである。
セルか第５図に示すようにゲートがワード線７１に接続
されかつドレインがビット線７２に接続された選択用の
ＭＯＳトランジスタ７３及びデータ記憶用のキャパシタ
７４で構成されたダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭと称する）についても同様にい
えることである。
さらに、大きくはドレイン及びソース電位が回路構成上
、所定電位に固定されない回路全般に生じる問題である
。
、所定電位に固定されない回路全般に生じる問題である
。
［発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あり、その目的は積層構造型半導体装置において誤動作
を生じさせないように、素子の配置を工夫することによ
って、安定した動作を行なわせることができる積層構造
型半導体装置を提供することにある。
あり、その目的は積層構造型半導体装置において誤動作
を生じさせないように、素子の配置を工夫することによ
って、安定した動作を行なわせることができる積層構造
型半導体装置を提供することにある。
［発明の概要Ｊ
上記目的を達成するため、この発明にあっては、半導体
基体上に層間絶縁層を介して少なくとも一層の半導体層
を積層し、上記半導体基体内及び上記各半導体層内にそ
れぞれ素子を形成するようにした積層構造型半導体装置
において、ソース及びドレインの電位が回路構成上、固
定されない絶縁ゲート型トランジスタを上記半導体基体
内に形成するようにしたものである。そしてこの半導体
装置がスタティック・ランダム・アクセス・メモリの場
合にはトランス７１ゲートを上記半導体基体内に形成し
、またこの半導体装置がダイナミック・ランダム・アク
セス・メモリの場合にはメモリセルトランジスタを上記
半導体基体内に形成するようにしている。
基体上に層間絶縁層を介して少なくとも一層の半導体層
を積層し、上記半導体基体内及び上記各半導体層内にそ
れぞれ素子を形成するようにした積層構造型半導体装置
において、ソース及びドレインの電位が回路構成上、固
定されない絶縁ゲート型トランジスタを上記半導体基体
内に形成するようにしたものである。そしてこの半導体
装置がスタティック・ランダム・アクセス・メモリの場
合にはトランス７１ゲートを上記半導体基体内に形成し
、またこの半導体装置がダイナミック・ランダム・アク
セス・メモリの場合にはメモリセルトランジスタを上記
半導体基体内に形成するようにしている。
［発明の実施例コ
次にこの発明の詳細な説明する。この発明の積層構造型
半導体装置では、上記のように回路的にソースもしくは
ドレイン電位が回路構成上、所定電位に固定されないＭ
ＯＳトランジスタを第２図と同様な構造の第１図装置の
ように、最下層の半導体基板１１内に形成し、この基板
１１に裏面電極３１を設け、ここから基板電位を与える
ようにしたものである。あるいは基板１１の表面の所望
する箇所にコンタクトを設け、ここから基板電位を与え
るようにしてもよい。
半導体装置では、上記のように回路的にソースもしくは
ドレイン電位が回路構成上、所定電位に固定されないＭ
ＯＳトランジスタを第２図と同様な構造の第１図装置の
ように、最下層の半導体基板１１内に形成し、この基板
１１に裏面電極３１を設け、ここから基板電位を与える
ようにしたものである。あるいは基板１１の表面の所望
する箇所にコンタクトを設け、ここから基板電位を与え
るようにしてもよい。
このように基板１１に対して所望する電位を与えること
により、基板電位を固定することができる。
により、基板電位を固定することができる。
このため、従来装置で生じていたバイポーラ動作による
誤動作を防止することができる。
誤動作を防止することができる。
ざらにこの第１図装置がＳＲＡＭの場合、前記トランス
ファゲート（第３図の４６及び４７）を最下層の基板１
１内に配置し、その上の半導体層２７内に駆動トランジ
スタ（第３図の４３及び４４）及び負荷トランジスタ（
第３図の４１及び４２）を配置するように積層構造にメ
モリセルを構成することにより、メモリセルの専有面積
を縮小でき、集積度を向上させることができる。これは
上層部の半導体Ｈ２７に基板電位を与える必要がなく、
複雑な構造をとる必要がないからである。
ファゲート（第３図の４６及び４７）を最下層の基板１
１内に配置し、その上の半導体層２７内に駆動トランジ
スタ（第３図の４３及び４４）及び負荷トランジスタ（
第３図の４１及び４２）を配置するように積層構造にメ
モリセルを構成することにより、メモリセルの専有面積
を縮小でき、集積度を向上させることができる。これは
上層部の半導体Ｈ２７に基板電位を与える必要がなく、
複雑な構造をとる必要がないからである。
またこの第１図装置がＤＲＡＭの場合、前記セルトラン
ジスタ（第５図の７３）を最下層の基板１１内に配置し
、その上の半導体層２７内にキャパシタ（第５図の１４
）を配置するように積層構造にメモリセルを構成するこ
とにより、上記ＳＲＡＭと同様の理由により集積度を向
上させることができる。
ジスタ（第５図の７３）を最下層の基板１１内に配置し
、その上の半導体層２７内にキャパシタ（第５図の１４
）を配置するように積層構造にメモリセルを構成するこ
とにより、上記ＳＲＡＭと同様の理由により集積度を向
上させることができる。
また、トランジスタ７３のソース（トランジスタとキャ
パシタの接続ノードを意味する）が最下層にあるため、
α線等の放射線が拡散層まで届かず、ソフトエラーの発
生が抑制されるという効果も生じる。
パシタの接続ノードを意味する）が最下層にあるため、
α線等の放射線が拡散層まで届かず、ソフトエラーの発
生が抑制されるという効果も生じる。
［発明の効果］
以上説明したようにこの発明によれば、素子の配置を工
夫することによって、安定した動作を行なわせることが
できる積層構造型半導体装置を提供することができる。
夫することによって、安定した動作を行なわせることが
できる積層構造型半導体装置を提供することができる。
第１図はこの発明の一実施例装置の構成を示す断面図、
第２図は従来装置の構成を示す断面図、第３図は一般的
なメモリの回路図、第４図及び第５図はそれぞれ上記従
来装置を説明するための回路図である。 １１・・・半導体基板、１２〜１８・・・酸化膜、１９
〜２２・・・多結晶シリコン層、２３．２４．２５．２
６・・・拡散領域、２７・・・２層目の半導体層、２８
〜３０・・・金属電極、３１・・・裏面電極。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図
第２図は従来装置の構成を示す断面図、第３図は一般的
なメモリの回路図、第４図及び第５図はそれぞれ上記従
来装置を説明するための回路図である。 １１・・・半導体基板、１２〜１８・・・酸化膜、１９
〜２２・・・多結晶シリコン層、２３．２４．２５．２
６・・・拡散領域、２７・・・２層目の半導体層、２８
〜３０・・・金属電極、３１・・・裏面電極。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第５図
Claims (3)
- （１）半導体基体上に層間絶縁層を介して少なくとも一
層の半導体層を積層し、上記半導体基体内及び上記各半
導体層内にそれぞれ素子を形成するようにした積層構造
型半導体装置において、ソース及びドレインの電位が回
路構成上固定されない絶縁ゲート型トランジスタを上記
半導体基体内に形成するように構成したことを特徴とす
る積層構造型半導体装置。 - （２）前記絶縁ゲート型トランジスタがスタティック・
ランダム・アクセス・メモリのトランスファゲートであ
る特許請求の範囲第１項に記載の積層構造型半導体装置
。 - （３）前記絶縁ゲート型トランジスタがメモリセルトラ
ンジスタとキャパシタでメモリセルが構成されるダイナ
ミック・ランダム・アクセス・メモリのメモリセルトラ
ンジスタである特許請求の範囲第１項に記載の積層構造
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228380A JPS6286852A (ja) | 1985-10-14 | 1985-10-14 | 積層構造型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228380A JPS6286852A (ja) | 1985-10-14 | 1985-10-14 | 積層構造型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286852A true JPS6286852A (ja) | 1987-04-21 |
Family
ID=16875556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228380A Pending JPS6286852A (ja) | 1985-10-14 | 1985-10-14 | 積層構造型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219550A (ja) * | 1986-03-19 | 1987-09-26 | Sharp Corp | 半導体記憶素子 |
-
1985
- 1985-10-14 JP JP60228380A patent/JPS6286852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219550A (ja) * | 1986-03-19 | 1987-09-26 | Sharp Corp | 半導体記憶素子 |
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