JPS6286868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6286868A JPS6286868A JP60228005A JP22800585A JPS6286868A JP S6286868 A JPS6286868 A JP S6286868A JP 60228005 A JP60228005 A JP 60228005A JP 22800585 A JP22800585 A JP 22800585A JP S6286868 A JPS6286868 A JP S6286868A
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- JP
- Japan
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- source
- semiconductor device
- drain regions
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ショートチャネル効果を抑制し、短いゲート
長を自己整合法により実現した半導体装置の製造方法に
関するものである。
長を自己整合法により実現した半導体装置の製造方法に
関するものである。
従来の技術
第２図に短ゲート長を自己整合法により実現した電界効
果トランジスタ（以下ＦＥＴと称す）の従来の製造方法
の一例を示す。第２図（尋において、活性層２をあらか
じめ形成したＧａＡｓ基板１上に、第１層目のシリコン
酸化膜と第２層目のアルミニウム金属膜を堆積し、ホト
エツチング技術によりＦＥＴのゲート部に第１層目のシ
リコン酸化膜６と第２層目のアルミニウム金属膜４のダ
ミーゲート６を形成する。その後、このダミーゲート６
をマスクとし高濃度不純物をイオン注入し、熱処理する
ことによりホーミック層３を形成する。
果トランジスタ（以下ＦＥＴと称す）の従来の製造方法
の一例を示す。第２図（尋において、活性層２をあらか
じめ形成したＧａＡｓ基板１上に、第１層目のシリコン
酸化膜と第２層目のアルミニウム金属膜を堆積し、ホト
エツチング技術によりＦＥＴのゲート部に第１層目のシ
リコン酸化膜６と第２層目のアルミニウム金属膜４のダ
ミーゲート６を形成する。その後、このダミーゲート６
をマスクとし高濃度不純物をイオン注入し、熱処理する
ことによりホーミック層３を形成する。
第２図（ｂ）において、ダミーゲート６の第１層目のシ
リコン酸化膜５をＣＦ４ガスによりプラズマエツチング
し、チャネル長方向に対し幅を縮め、Ｔ字型のダミーゲ
ート６′とする。
リコン酸化膜５をＣＦ４ガスによりプラズマエツチング
し、チャネル長方向に対し幅を縮め、Ｔ字型のダミーゲ
ート６′とする。
第２図（→において、ダミーゲート６′の第２層目のア
ルミニウム金属膜４を除去し、レジスト７′による平坦
化リフトオフ法によりゲート電極７を形成する。
ルミニウム金属膜４を除去し、レジスト７′による平坦
化リフトオフ法によりゲート電極７を形成する。
第２図（→において、ホトリン技術とリフトオフ法によ
りオーミック電極８を形成しＦＥＴが実現する。
りオーミック電極８を形成しＦＥＴが実現する。
発明が解決しようとする問題点
従来の方法では、ダミーゲートをマスクとし、ソース、
ドレイン領域に高濃度不純物層を形成する際、イオン注
入後のアニール等により高濃度で注入した不純物が活性
層へ拡散し、ショートチャネル効果を引起こし、ＦＥＴ
の閾値電圧の変動および逆耐圧の低下が生ずる。また、
ダミーゲートで、短ゲート長とするために行なうダミー
ゲートの第１層のエツチングの制御が困難であり歩留り
が悪化する。
ドレイン領域に高濃度不純物層を形成する際、イオン注
入後のアニール等により高濃度で注入した不純物が活性
層へ拡散し、ショートチャネル効果を引起こし、ＦＥＴ
の閾値電圧の変動および逆耐圧の低下が生ずる。また、
ダミーゲートで、短ゲート長とするために行なうダミー
ゲートの第１層のエツチングの制御が困難であり歩留り
が悪化する。
問題点を解決するための手段
本発明は、この問題点に鑑みてなされたもので、ソース
、ドレイン領域に形成される高濃度不純物層をエピタキ
シャル成長により形成し、高濃度不純物の拡散を抑える
ことで、ゲート電極を自己整合法により形成することに
より短ゲート長を実現するものである。
、ドレイン領域に形成される高濃度不純物層をエピタキ
シャル成長により形成し、高濃度不純物の拡散を抑える
ことで、ゲート電極を自己整合法により形成することに
より短ゲート長を実現するものである。
作 用
本発明の半導体装置の製造方法により、ショートチャネ
ル効果が抑制されＦＥＴの閾値電圧の変動および逆耐圧
の低下が抑制される。また、ダミーゲートを用いず短ゲ
ート長のＦＥＴが実現できるため歩留りの悪化が軽減で
きる。
ル効果が抑制されＦＥＴの閾値電圧の変動および逆耐圧
の低下が抑制される。また、ダミーゲートを用いず短ゲ
ート長のＦＥＴが実現できるため歩留りの悪化が軽減で
きる。
実施例
以下、本発明の半導体装置の製造方法を実施例をもとに
説明する。第１図に本発明の一実施例を示す。第１図（
ａ）において、不純物濃度２ＸＩ Ｑ”ｍ−３のｎ型の
活性層１２が形成されたＧａＡｇ半絶縁性ＧａＡｓ基板
１１上にシリコン酸化膜１３を３０００人被着させ、ホ
トエツチング法により、ソース。
説明する。第１図に本発明の一実施例を示す。第１図（
ａ）において、不純物濃度２ＸＩ Ｑ”ｍ−３のｎ型の
活性層１２が形成されたＧａＡｇ半絶縁性ＧａＡｓ基板
１１上にシリコン酸化膜１３を３０００人被着させ、ホ
トエツチング法により、ソース。
ドレイン領域に窓１４を開ける。
第１図（１１において、Ｇａ を溶液としＡｓ Ｃ１ｌ
ｓを気相分解しＧａＡｇをエピタキシャル成長させる
）・ロゲン気相成長法により、成長温度８００°Ｃ〜７
２０℃でノースドレイン領域の窓１４にエピタキシャル
成長を行ないＴ字型のエピタキシャル成長層１６を形成
する。この時ｎ型の不純物である硫黄（Ｓ）を硫化水素
として気相からとり込ませる。
ｓを気相分解しＧａＡｇをエピタキシャル成長させる
）・ロゲン気相成長法により、成長温度８００°Ｃ〜７
２０℃でノースドレイン領域の窓１４にエピタキシャル
成長を行ないＴ字型のエピタキシャル成長層１６を形成
する。この時ｎ型の不純物である硫黄（Ｓ）を硫化水素
として気相からとり込ませる。
第１図（Ｃ）において、シリコン酸化膜１３を弗酸で除
去し、プラズマＣＶＤシリコン窒化膜を全面に堆積し、
ＣＦ４ ガスによる反応イオンエツチングにより、エピ
タキシャル層１６の側壁にシリコン窒化膜１６を形成す
る。
去し、プラズマＣＶＤシリコン窒化膜を全面に堆積し、
ＣＦ４ ガスによる反応イオンエツチングにより、エピ
タキシャル層１６の側壁にシリコン窒化膜１６を形成す
る。
第１図（４において従来のホトリソ技術とリフトオフ法
によりゲート電極１７、オーミック電極１日を形成する
。
によりゲート電極１７、オーミック電極１日を形成する
。
なお、本発明の実施例ではエピタキシャル成長層にハロ
ゲン気相成長法を用いたが、他の気相。
ゲン気相成長法を用いたが、他の気相。
液相２分子線などの成長法を用いてもよい。
発明の効果
本発明の半導体装置の製造方法によれば、ショートチャ
ネル効果が抑制されるＦＥＴの閾値電圧の変動および逆
耐圧の低下が抑制できる。また、ダミーゲートを用いず
短ゲート長のＦＥＴが実現できるため歩留りの悪化が軽
減できる。
ネル効果が抑制されるＦＥＴの閾値電圧の変動および逆
耐圧の低下が抑制できる。また、ダミーゲートを用いず
短ゲート長のＦＥＴが実現できるため歩留りの悪化が軽
減できる。
第１図は本発明の半導体装置の製造方法の一実施例であ
るＦＥＴの製造方法を示す工程断面図、第２図は従来の
自己整合法によるＦＥＴの製造方法を示す工程断面図で
ある。 １１・・・・−・ＧａＡｓ半絶縁性基板、１２・・・・
・・活性層、１３・・・・・・シリコン酸化膜、１４・
・・・・・ノース・ドレイン領域の窓、１６・・・・・
・高濃度不純物エピタキシャル成長層、１６・・・・・
・シリコン窒化膜、１７・・・・・・ゲート電極、１８
・・・・・・オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ｃ／） 第２図
るＦＥＴの製造方法を示す工程断面図、第２図は従来の
自己整合法によるＦＥＴの製造方法を示す工程断面図で
ある。 １１・・・・−・ＧａＡｓ半絶縁性基板、１２・・・・
・・活性層、１３・・・・・・シリコン酸化膜、１４・
・・・・・ノース・ドレイン領域の窓、１６・・・・・
・高濃度不純物エピタキシャル成長層、１６・・・・・
・シリコン窒化膜、１７・・・・・・ゲート電極、１８
・・・・・・オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （Ｃ／） 第２図
Claims (2)
- （１）半導体基板の一主面に、一導電型の半導体層を形
成する工程と、前記半導体層に第１の絶縁膜を被着する
工程と、ソース、ドレイン領域の前記第１の絶縁膜を除
去する工程と、エピタキシャル成長で、ソース、ドレイ
ン領域に一導電型の高濃度不純物層を形成する工程と、
前記ソース、ドレイン領域の高濃度不純物層のゲート領
域側の側壁にのみ第２の絶縁膜を形成する工程と、ゲー
ト、ソース、ドレイン領域に電極を形成する工程を備え
てなる半導体装置の製造方法。 - （２）エピタキシャル成長で形成されたソース、ドレイ
ン領域の高濃度不純物層がＴ字型の形状である特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228005A JPS6286868A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228005A JPS6286868A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286868A true JPS6286868A (ja) | 1987-04-21 |
Family
ID=16869685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228005A Pending JPS6286868A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286868A (ja) |
-
1985
- 1985-10-14 JP JP60228005A patent/JPS6286868A/ja active Pending
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