JPS62877A - テスト容易化論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はスキャンパス技法を利用したテスト容易化回
路に関する。

〔発明の技術的背景とその問題点〕

近年．ＬＳＩの高集積化に供いテスト容易化回路に対す
る需要が高まっている．特に順序回路を含む回路に対し
ては，テストパターン増加したがってテストコストの増
加が着るしくなりている。

このテストコストを軽減するために，行うテスト容易化
回路の代表的なもののひとつに，スキャン入力端子を有
し供給されるシステムクロックが外部から制御でき，シ
ステムクロックは別にスキャン用クロックを用いるよう
な状態記憶回路（フリップフロップ・・・・・・Ｆ／Ｐ
と略す）・を用いて各レジスタを溝成し，スキャン入力
時およびスキャン出力時にスキャン入力またはスキャン
出力の対象となるレジスタをテスト用制御信号を用いて
指定することを可能とし九テスト容易化回路がある。

第３図，第４図を用いて上記従来技術を説明す第３図は
チップ上に組合せ回路部ｌとレジスタ６〜８が搭載され
ている事を示し、！４図はその１つのレジスタの細部を
示す。レジスタはＦ／Ｆ２２と制御回路２３から成る。

レジスタを構成するＦ／Ｆ２２は、システムクロック１
５に同期して組み合せ回路部１からのデータをデータ入
力端子１３よシ読み込み、Ｆ／Ｆのスキャン入力制御端
子１７が１１”の時、テストクロック１６に同期してス
キャン入力端子１４からスキャン用データを読み込む状
態記憶回路である。ｌｌ制御回路２３は、スキャン出力
制御端子１９が＠０“のときはハイインピーダンスを出
力し、そのＦ／Ｆの出力はスキャンパス１２に影響を与
えず、“１”の時はＦ／Ｆの記憶している内容を出力信
号線２１に出力する。

従りて選択的にＦ／Ｆの出力を行なう事が可能である。

テスト時の句作を説明する。先ず、スキャンパス１２に
載せられたテスト用データをスキャン入力側ｆ４端子１
７への′ｌ”又は”０”入力によシ指定されたレジスタ
６．７又は８にテストクロック１６を用いて端子１４か
らスキャン入力する。

次にシステムクロック１５を動作させ、テスト用データ
を組合せ論理回路部１に出力し、その回路動作結果をデ
ータ入力端子１３からＦ／Ｆに読み込む。

最後にスキャン出力制御端子１９への＠１”入力により
て指定されたレジスタの信号をスキャンパス１２を用い
てスキャン出力しその値を期待値と比較する。

このようなテスト容易化回路は、スキャンパス１２によ
シ多ビット情報を送るので１本のスキャンパスを用いた
従前のテスト容易化回路に比べてスキャン速度が早く、
又、スキャン入力及びスキャン出力をするレジスタを制
御信号を用いて指定できるということによ〕、比較した
いレジスタの値だけを出力できるという利点がある。

しかしながら、スキャンパスを用いるため配線数の増大
が著しく、配線領域が大型化するという問題があった。

〔発明の目的〕

この発明は上述した従来回路の欠点を克服すべく改良し
念もので、よフ配毀領域の少ないテスト容易化回路を提
供することを目的としている。

〔発明の概要〕

テスト時において、外部から内部Ｆ／Ｆに信号を入力お
よび内部Ｆ／Ｆの信号を外部に出力するために信用する
信号線群をスキャンパスと言う。

本発明に従うテスト容易化回路は、該スキャンパスと通
常モードのときに使用される組合せ論理回路部の信号線
を同一信号線で共有することを特徴としている。

〔発明の効果〕

論理回路には１本来、大半のレジスタにつながるデータ
バスが有り、これをスキャンパスとして利用することに
より配線数の減少、配線領域の縮小を図ることができる
。

［発明の実施例］ 第１図は本発明の実施例のチップ全体図、第２図は１つ
のレジスタに着目した拡大図である。

第１１図に示されるように、組合せ論理回路部１のデー
タバス２−がスキャンパスを兼用している。

以下、構成の細部を動作と共に説明する。

通常動作時％Ｆ／Ｆのスキャン出力側８９子１９を１０
１とし、制御回路２３をハイインピーダンスとし、又、
ＮＯＲゲート２５の制御信号端子２７に＠Ｏ”を入力し
、１１制御回路２３′の出力状態を、デコーダーにより
生成される制御信号２６によりコントロールできる様に
する。この様にすれば、順序回路を構成するＦ　／’、
Ｆ　２２を共用バスへ出力するさい、デコーダーより指
定されるＦ／Ｆ２２のみを共用バスへ出力することが可
能である。また、通常動作時、共用バスへ出力する必要
のないＦ／ＦについてはＮＯＲゲート２５の制御信号２
６をｐｕｌｌ　ｕｐ　Ｌ常に０１″にしておけばよい。

テスト時：■先ず最初に信号端子２７を“１”。

１９をＯ”として、すべてのレジスタ６．７．８の共用
バスへの出力が、ハイインピーダンスとなるようにして
、入力制御端子１７にょシ指定されたレジスタ６または
７または８に、テストクロッり１６を用いて、共用バス
２′　からスキャン入力端子１４を介してテストデータ
をスキャン人力す０次に、信号端子２７を頴”、１９を
′″Ｏ”として、前述した通常動作を行う。

■最後に信号端子２７に＠１”を入力し、スキャン出力
制御端子１９が１１′″とされたレジスタの信号をテス
トクロック１６に同時して、共用バス２′。

、を介してスキャン出力する。

以上説明した様に、この発明によれば１通常の信号＠を
スキャン用に共用して配線面積の縮小を図ることができ
る。

【図面の簡単な説明】

第１図及び第２図は、本発明に従うテスト容易化回路の
回路図％第３図及び第４図は従来のランダムアクセスス
キャンバスを用い九テスト容易化回路の構成図および回
路図である。 図において １・・・組み合せ回路部、２・・・データバス、３〜５
・・・レジスタと組み合せ回路部間の信号線群、６〜８
・・・レジスタ、９〜１１・・・レジスタとスキャパス
間の信号線群、１２・・・スキャンバス、１３・・・Ｆ
／Ｐのデータ入力端子、１４・・・Ｆ７Ｆのスキャン入
力端子、１５・・・Ｆ／Ｆ’のシステムクロック、１６
・・・ＩＩ′／Ｆのテストクロック、１７・・・Ｆ／Ｆ
のスキャン入力制御端子、１８・・・Ｆ／Ｆの出力端子
、１９・・・Ｆ／Ｆのスキャン出力制御端子、２０・・
・Ｆ／Ｆの出力信号線、２１・・・制御回路の出力信号
線、２２・・・Ｆ／Ｐ、２３．２３’・・・副脚回路、
２４・・・組み合せ回路、２５・・・ＮＯＲゲート、２
６・・・レジストからデータバスへの出力側脚信号、２
７・・・テスト時での制御信号、２′・・・スキャンバ
スとデータバスの共用バス　３−４ｚ５１・・・共用パ
スとレジスタ間の信号線群。 代理人弁珊士　　則　近　’ＩＩ　　右Ｃほか１名】第
３図 第　　４　図

Claims (3)

【特許請求の範囲】
1. （１）状態記憶回路の記憶内容をスキャン用の信号線を
   用いて外部に出力および外部から入力できることを特徴
   としたテスト容易化回路において、スキャン用信号線と
   通常の動作において使用する信号線を同一信号線にて共
   有することを特徴とするテスト容易化論理回路。
2. （２）使用する同一信号機として、データ線を用いるこ
   とを特徴とする前記特許請求の範囲第１項記載のテスト
   容易化論理回路。
3. （３）順序回路部と組み合せ回路部を接続しかつ通常の
   モードにおいて使用する信号線上に、制御回路を付加し
   テストモード時においては、該信号線から組み合せ回路
   部への信号をハイインピーダンスとすることが可能であ
   る特徴を有する前記特許請求の範囲第１項又は第２項記
   載のテスト容易化論理回路。