JPS6299848A - デ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置の入出力チャネル部に使用され
るデータ変換装置に関し、特に１バイトに構成するビッ
ト長全変換する変換回路に関する。

（従来の技術） １バイトが９ビツトの構成（９ピツトバイト）で、１ワ
ードが４バイトから構成さ１友データ？処理する中央処
理装置、あるいは１バイトが８ビツトの構ｇ（８ビツト
パイトンで、バイト単位で処理を実行する周辺装置にに
種々の形式のものがある。これらの装置間を接続してデ
ータを転送する場合には、８ビツトバイトのデータ全９
ビツトバイトのデータに変換する変換回路？備えたデー
タ変換装置が必要である。

従来、この種の変換装＆は以下に示すものが公知であつ
几。

第１のデータ変換装置は、周辺装置から中央処理装置に
送出するデータに入出力チャネルで不使用ビットを１ビ
ツトだけ追加して、９ビツトバイトとして中央処理装置
へ送出するものであつ之０斯かる方式でに、中央処理装
置で周辺装置からのデータ？送出する前に、不用ビット
？取外し、正しい１ワードのデータに形式変換？する必
要があるばかりか、主記憶領域に無駄がでてしまってい
九〇 第２のデータ変換装置は第１のデータ変換装置の欠点を
改良しｔもので、側えは特公昭第５４−３１７７６号「
データモード変換装置」に示されるものである。特公昭
第５４−３１７７６号においては、８ビツトバイトの９
バイト分のブータラ３６ビツトよジ底る１ワードのデー
タの２ワ一ド分に変換するため、４０ビツトのレジスタ
を設け、まず第１ワード目の５バイト分を上記レジスタ
のビット０〜ビツト４０にしたとき、ビット０〜ビツト
３５までのデータ全第１ワードとして取出す。

次に残りの４バイト分のデータをビット０〜ビツト３１
にセットし元とき、レジスタ内の先の残りのビット３６
〜ビツト３９と、ビット０〜ビツト３１のデータと全組
合せて３６ビツトの第２ワードのデータとして出力する
。

これにより、９バイトのデータ全３６ビツトワードの２
ワードのデータ（７２ビツト）に変換することができる
。

斯かるデータ変換装置では４０ビツトと云り大きなレジ
スタが必要である九め、無駄なハードウェアが必要であ
った。

（発明が解決しようとする問題点） 上述し友従米技術による第１のデータ変換装＆ニ、中央
処理装置によるデータ変換後処理が必要であって性能の
低下を招き、さらに主記憶装置の領域全無駄に使用する
と云う欠点があり、第２のデータ変換装置には大きな回
路規模が必要であって高価なものになると云う欠点がち
つ７ｔ。

本発明の目的は、被変換データ全１バイトずつ入力し、
２個のｎピッ）（ｎ：正の整数）のレジスタにそれぞれ
内容Ａ、Ｂとして保持しておき、ｎとｍ　（ｎ　（ｍ（
２ｍ　、　ｍ　：正の整数）の最小公倍数をｎで除した
商から１を減じた値まで被変換データの入力バイト数を
循環してカウントさせ、カウントされｔ値に応じて上記
レジスタの内容と、次の被変換データとのなかから必要
なビットを取出してｍビットのデータケ生成することに
よって上記欠点を除去し、有効にｍビットのデータケ生
成できるよつに構成したデータ変換装置を提供すること
にある。

（問題点全解決する之めの手段） 本発明によるデータ変換装置はバイトポジションカウン
タと、レジスタと、組合せ回路と全具備し、１バイトが
ｎピッ）（ｎ：正の整数）で定義されるバイトの集合と
して構成される被変換データ全１バイトが２　ｎ　）ｍ
、＞　ｎ　（ｍ　：正の整数）になるｍビットで定義さ
れるバイトの集合体として構放されるデータへ連続的に
変換することができるように構成したものである。

バイトポジションカウンタは、被変換データの入力バイ
ト数に対応して、ビット数ｎとｍ（２ｎ）ｍ）ｎ　）と
の最小公倍数をｎで除した商からｌｔ−差引い几数債ま
で循環してカウントする几めのものである。

レジスタは、入力される被変換データ？いったん格納し
ておき、バイトポジションカウンタがカウントアツプさ
れる都度、被変換データ？更新するためのものである。

組合せ回路は、バイトポジションカウンタの値に応じて
レジスタの内容と、次に入出力される被変換データから
の必要なビットとを取出してｍビットバイトのデータを
生成するためのものである。

（実　施例） 次に、本発明について図面？参照して説明するＯ 第１図に本発明によるデータ変換装置の−実施例？示す
ブロック図であり、第２図は第１図に示す組合せ回路の
詳細ビット割付けｔ示す説明図である。第１図において
、１０１はレジスタ・１０２ハパイトボジシヨンカウン
タ、１０３は組合せ回路である。

第１図において、レジスタ１０１　（ＲＥＧ　）は周辺
制御装置（図示してない）からの入力データ（ＲＩｏ〜
ＲＩ７）をセットするだめのレジスタであり、バイトポ
ジションカウンタ１０２（ＢＰＯ）は入力データのバイ
ト位置を指示するカウンタである。バイトポジションカ
ウンタ１０２は、入力バイトのビット数＠８＃と出力バ
イトのピット数“９１との最小公倍数“７２＃を″８”
で除した商″″９”から１を差引いた″８”までカウン
トする。バイトポジションカウンタ１０２のイ直は“０
”から１８”まで、入力データが転送されるごとに１ず
つ増分し、１８′までカウントすると次には再び１０”
に戻る。

バイトポジションカウンタ１０２の値に対厄し、組合せ
回路１０３　（ＲＤＸ　）はレジスタ１０１の内容と入
力データ（ＲＩＯ−ＲＩ７）とから９ビツトを取出して
出力する。この模様は第２図に示すように、バイトポジ
ションカウンタ１０２の値が１１＃のときにはレジスタ
１０１の内容の８ビツトと入力データの０ビツト目との
合計９ビツトを選択し、バイトポジションカウンタ１０
２の値が２”のときにはレジスタ１０１内容のビット１
〜ビツト７までと入力データのとットＯ〜ビット１との
会計９ビツトを選択する。以下同様にして、１ビツトず
つずらせてデータを取出し、バイトポジションカウンタ
１０２の値が“８”のトキにはレジスタ１０１のビット
７と入力データの全ビットとの合計９ビツトを選択する
ようにして、・合計８通りの選択を行う。

バイトポジションカウンタ１０２の値が＠８＃のときに
は入力データの全ビットが出力されるので、残りデータ
がなくなり、欠のノ（イトポジションカウンタ１０２の
値が＠０＃のときにハテータの出力が抑止される。

第３図は、第１図に示すデータ変換５ｆｅ置の動作を示
すタイミングチャートである。

次に、第３図のタイミングチャートに従って第１図の変
換装置の動作を説明する。

バイトポジションカウンタ１０２の初期値は“θ″に設
定され、この状態で最初のデータバイト０が周辺制御装
置から転送されると、組合せ回路１０３の出力は抑止さ
れ、レジスタ１０１にデータがセットされてバイトポジ
ションカウンタ１０２の値がカウントアツプする。次に
、２番目のデータバイト１が転送されると、バイトポジ
ションカウンタ１０２の値が″１″であるため、すでに
セットさｎているレジスタ１０１のバイト０の内容と、
入力データのバイト１のデータからの最初の９ビツトと
を組合せ回路１０３は出力データとして取出し、バイト
Ｏとして出力する。

同時に、２番目の入力データをレジスタ１０１にセット
し、バイトポジションカウンタ１０２の値をカウントア
ツプして１２”にしておく。このとキ、レジスタ１０１
の内容は、ビット１〜ビツト７のデータが未変換データ
となっている。次に、３番目のデータバイト２が転送さ
九てくると、バイトポジションカウンタ１０２の値が１
２”であるため、レジスタ１０１のビット１〜ビツト７
の内容と、データのビット１〜ビツト１の９ビツトとを
組合せ回路１０３は出力データとして取出し、１バイト
のデータを生皮して）くイト１として出力する。同時に
、人力データをレジスタ１０１にセットし、バイトポジ
ションカウンタ１０２の値をカウントアツプする。この
とき、レジスタ１０１の内容はビット２〜ビツト７のデ
ータが未変換データとして残っている。

同時に、被変換入力データが転送される都度、レジスタ
１０１の内容と入力データとから、バイトポジションカ
ウンタ１０２の値に応じて組合せ回路１０３は９ビツト
のデータを取出して出力し、レジスタ１０１の内容とバ
イトポジションカウンタ１０２の値とを更新する。９番
目の被変換データバイト８が入力されると、ノくイトポ
ジションカウンタ１０２の値は＠８″になっているので
、レジスタ１０１のビット７の内容と、入力テータの全
ビットとを組合せ回路１０３は８番目の出力データバイ
ト７として出力する。同時に、バイトポジションカウン
タ１０２の値は”０”にリセットされ、最初の状態に戻
る。

第４図は本発明によるデータ変換装置を適用したデータ
処理装置の構成を示すブロック図であり、第４図におけ
る（）内の数字は処理の単位となるデータのビット数を
示している。

第４図では、被変換データの１バイトが８ビツト、変換
後のデータの１バイトが９ビツトの場合について説明す
る。第４図において、４０工は主記憶装置、４０２はシ
ステム制御装置、４０３は演算処理装置、４０４は入出
力処理装置、４０５は入出力チャネル、４０６は周辺制
御装置、４０７は周辺デバイスである。

第４図において、主記憶装置４０１、演算処理装置４０
３、入出力処理装置４０４はシステム制御装置４０２を
介してそれぞｎ接続されてお９、それぞし３６ビツト、
すなわち９ビツト×４バイトのデータを１ワードとして
取扱う。入出力処理装置４０４は入出力チャネル４０５
を実装しており、入出力チャネル４０５は周辺制御装置
４０６に接続さｎている。さらに、周辺制御装置４０６
は周辺デバイス４０７に接続されている。ここで、人出
カチャネル４０５、周辺制御装置４０６、および周辺デ
バイス４０７はそれぞれ８ビツトバイトを処理単位とし
て取扱う。

本発明によるデータ変換装置は入出力チャネル４０５に
備えらｎて実現されており、被変換データが８ビット単
位に周辺制御装置４０６から入力されると、そｎを９ビ
ツトバイトのデータに変換し、さらに４バイト分、すな
わち３６ビツトにして入出力制御装置４０４とシステム
制御装置４０２とを経由して主記憶装置４０１へ格納す
る。

第５図はデータの変換の模様を示した説明図であり、上
段のデータが被変換データ、すなわち入出力チャネル４
０５の入力データであり、９バイト分で合計７２ピツト
をバイトＯ，バイト１゜・・・・・・バイト８によって
構成している。

下段は変換後のデータであり、８バイト分て同じ＜７２
ビツトをバイトＯ，バイト１．・・・・・・バイト７に
よって構成し、４バイト単位で主記憶装置へ転送してい
る。ここで、７２と云う数は入力データバイトのビット
数＠８”と、出力データバイトのビット数“９′との最
小公倍数である。

（発明の効果） 以上説明したように本発明は、１バイトずつ運送される
データをビット数の異なるバイトのデータに変換するこ
とにより、ハードウェア量が少なく、廉価であって、入
出力ビット数が少なくできるため、ＬＳＩ化しやすいと
云う効果がある。

【図面の簡単な説明】

第１図は、本発明による８バイトピツトから９ビツトバ
イトへのデータ変換装置の一実施例を示すブロック図で
ある。 第２図は、第１図に示す組合せ回路の詳細ビット割付は
例を示す説明図である。 第３図は、第１図に示すデータ変換装置の動作を示すタ
イミングチャートである。 第４図は、第１図によって構成したデータ変換装置を入
出力チャネルに搭載したデータ処理装置の一実施例を示
すブロック図である。 第５図は、第４図に示したデータ処理装置によるデータ
変換の模様を示す説明図である。 １０１・・・レジスタ １０２・・・バイトポジションカウンタ１０３・・・組
合せ回路　　４０１・・・主記憶装置４０２・・・シス
テム制御装置 ４０３・・・演算処理装置 ４０４・・・入出力処理装置 ４０５・・・入出力チャネル　４０６・・・周辺制御装
置４０７・・−周辺デバイス 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　壽ｓ；ｌｒ１図 （慶び攪ゆ Ｃ邦工θ−６７） （ｍか悶ｊ里兼１八） 才２図 才３図 手続補正書信力 昭和６１年　２月　７日

Claims (1)

【特許請求の範囲】
1. 被変換データの入力バイト数に対応して、ビツト数ｎ（
   正の整数）とｍ（正の整数、２ｎ＞ｍ＞ｎ）との最小公
   倍数を前記ｎで除した商から１を差引いた数値まで循環
   してカウントするためのバイトポジシヨンカウンタと、
   入力される被変換データをいつたん格納しておき、前記
   バイトポジシヨンカウンタがカウントアツプされる都度
   、前記被変換データを更新するためのレジスタと、前記
   バイトポジシヨンカウンタの値に応じて前記レジスタの
   内容と、次に入出力される前記被変換データからの必要
   なビツトとを取出してｍビツトバイトのデータを生成す
   るための組合せ回路とを具備し、１バイトが前記ｎビツ
   トで定義されるバイトの集合として構成される被変換デ
   ータを１バイトが２ｎ＞ｍ＞ｎなるｍビツトで定義され
   るバイトの集合として構成されるデータへ連続的に変換
   することができるように構成したことを特徴とするデー
   タ変換装置。