JPH02285418A - データ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ処理装置の人出力チャネルに使用される
データ変換装置に関し、特にデータの１バイトを構成す
るビットを変換するデータ変換装置に関する。

従来技術 １バイトが９バイトの構成（９ビツトバイト）で、１ワ
ードが４バイトから構成されたデータを処理する中央処
理装置、あるいは１バイトが８ビツトの構成（８ビツト
バイト）で、バイト単位で処理を実行する周辺装置には
、種々のデータ形式のものがある。これらの装置同士を
接続してデータを転送する場合には、９ビツトバイトの
データを８ビツトバイトのデータに変換する変換回路を
備えたデータ変換装置が必要である。

従来、この種の変換装置は以下に示すものが公知である
。第１のデータ変換装置は中央処理装置から周辺装置に
送出するデータの各バイトの１ビツトを使用せず、入出
力チャネルで不使用ビットを捨てて、８ビツトバイトと
して周辺装置へ送出するというものである。このような
方式では、中央処理装置から周辺装置へデータを送出す
る前に、１ビツトを使用しないための形式変換をする必
要があるばかりか、主記憶領域に無駄がでてしまうこと
になる。

第２のデータ変換装置は第１のデータ変換装置の欠点を
改良したものであり、例えば、特公昭節５４−３１７７
５号公報「データ・モード変換装置」に示されるもので
ある。この装置においては、３６ビツトよりなる１ワー
ドのデータ（３６ビツト・ワードのデータ）を８ビツト
バイトのデータに変換するために、４０ビツトのレジス
タを設け、第１ワード目を上記レジスタのビット０〜ビ
ツト３５にセットして４つの８ビツトバイトの取出しを
行ない、第２ワード目を上記４０ビツトのレジスタのビ
ット３６〜ビツト４０及びビット０〜ビツト３１にセッ
トして、第１ワードロの変換ビットの残りの４ビツト　
（ビット３２〜ビツト３６）と組合わせて５つの８ビツ
トバイトを取出す。これにより、８バイトの９ビツトバ
イトのデータ（７２ビツト）を９バイトの８ビツトバイ
トのデータ（７２ビツト）に変換することができる。

このようなデータ変換装置では、４０ビツトという大き
なレジスタが必要であるために無駄なハードウェアが必
要である。

上述した従来技術による第１のデータ変換装置では、中
央処理装置によるデータ変換前処理が必要であり、それ
だけ性能低下を招くと共に、主記憶装置の領域を無駄に
使用するという欠点がある。

また、第２のデータ変換装置では、大規模な回路が必要
となって高価になるという欠点がある。

発明の目的 本発明の目的は、データ変換のための前処理や大規模な
回路等を同等必要とすることなく、データ変換処理が行
えるデータ変換装置を提供することである。

発明の構成 本発明によれば、長バイトデータを短バイトデータに変
換するデータ変換装置であって、入力された前記長バイ
トデータを１バイトずつ格納する入力レジスタと、前記
長バイトデータと前記短バイトデータとの両ビット数の
最小公倍数を前記短バイトデータのビット数で除した値
の数だけ循環的に順次計数内容が変化する計数手段と、
前記入力レジスタの格納内容を前記両ビットの数の差分
ずつ順次シフトしつつ空きビット領域を“０”にして、
前記計数手段の内容に応じてこれ等シフトデータのうち
の１つを選択的に出力する選択手段と、前記選択手段の
出力のうち、前記短ビットデータのビット数に等しい下
位ビットを保持する保持手段と、前記選択手段の出力の
うち、前記短ビットデータのビット数に等しい上位ビッ
トと前記保持手段の保持出力との論理和を出力する論理
和手段とを含み、前記長バイトデータを前記入力レジス
タヘ１バイトずつ入力しつつ前記論理和手段から前記短
バイトデータを導出するようにしたことを特徴とするデ
ータ変換装置が得られる。

実施例 本発明の実施例について図面を参照して詳細に説明する
。

第１図は９ビツトバイトから８ビツトバイトへのデータ
変換装置の一実施例を示すブロック図である。本実施例
では、第４図に示す如きデータ変換を行うものとする。

第１図において、ｉｏｔ、１０４゜１！１９はレジスタ
、ＩＯ２はバイト位置カウンタ、１０３はアンバックス
イッチ、　１０５，１０６は排他的論理和（ｅｘｃｌｕ
ｓｌｖｅ−ｏｒ）回路、１０６はフリップフロップ、１
０８は論理和（ＯＲ）回路である。

第１図において、第１のレジスタ１０１は９ビツトのレ
ジスタ（ＲＥＧＩ）であり、変換すべきデータが第１の
レジスタ１０１へ１バイトずつ入力される。バイト位置
カウンタ１０２は、９ビツトと８ビツトとの最小公倍数
である７２ビツトを８ビツトで除した商である９から１
を差引いた８まで、“０”からカウントして再び“０”
に戻るカウンタである。

アンバックスイッチ１０３は９ウエイの選択機能を持ち
、入力１０ビツト（データ９ビツト、パリティ１ビツト
）、出力１７ビツト（データ１６ビツト、パリティ１ビ
ツト）であり、入力されたデータビットを、バイト位置
カウンタ１０２の指示に従い、アンバックスイッチ１０
３の図中の詳細ビットに示すように、９ビツトと８ビツ
トとの差分である１ずつ右シフトして、出力の空き領域
には“０”を出力する機能を有する。またアンバックス
イッチ１０３はパリティビットについてはそのまま出力
する（パリティビットは特にアンバックスイッチ１０３
の中に取込む必要はない）セレクタであり、パリティビ
ットを含めると２Ｘ８＋１−１７ビツトのビット列を９
バイト分取込むことができ、バイト位置カウンタ１０２
をデコーダ１１０によりデコードした位置のバイト内容
を択一的に出力するものである。

第２のレジスタ１０４はアンバックスイッチ１０３の選
択出力の下位８ビツトであるビット９〜ビット１６番目
を、データ変換が実行されるごとに一時的に保持する８
ビツトレジスタ（ＲＥＧ２）である。排他的論理和回路
１０５．１０７はそれぞれデータ変換後のパリティビッ
トをプレディクション（予ａ−１）する回路であり、フ
リップフロップ１０Ｂは実行中変換データに続く次の変
換データのための情報を一時保持するためのものである
。

論理和回路１０８はアンバックスイッチ１０３の選択出
力の上位８ビツトであるビット１〜ビツト８と第２のレ
ジスタ１０４の出力（８ビツトのデータ）との論理和を
行い、変換結果のデータビットである８ビツトを生成す
る。排他的論理和回路１０７は変換結果のパリティビッ
トを生成するためのものである。第３レジスタ１０９は
変換結果を出力するための９ビツト（データ８ビツト、
パリティ１ビツト）のレジスタである。

入力される９ビツトバイトのデータを格納する第１のレ
ジスタ１０１と、変換過程でアンバックスイッチ１０３
の出力の一部を一時的に格納する第２のレジスタ１０４
とを使用し、バイト位置カウンタ１０２の指示により８
ビツトバイトのデータを作成するものである。

第２図、は第１図に示すデータ変換装置の動作を示すタ
イミングチャートである。この第２図のタイミングチャ
ートを用いて第１図に示すデータ変換装置の動作を説明
する。

第２図において、第１図のレジスタ（ＲＥＧＩ）１０１
には、９ビツトバイトのデータがバイト０からバイト７
まで連続的に与えられ、バイト位置カウンタ１０２の値
、例えば８のタイミングでは、データの入力が抑止され
る。これは、第４図に示す様に９ビツトバイトと８ビツ
トバイトとのデータ変換の過程で、８ビツトバイトが１
バイトだけ余分に生成されるためである。

第２のレジスタ（ＲＥＧ２）１０４は変換のたびにアン
バックスイッチ１０３の選択出力の一部（下位８ビツト
であり、右シフトされた残りビットに相当）を−時的に
保持するように動作する。パイトボジシ日ンカウンタ１
０２は８バイトの９ビツトバイトデータの第Ｏバイト目
が入力された時にリセットされ、それ以降は変換のたび
に＋１ずつカウントアツプされて、変換される８ビツト
バイトのバイト数である８までカウントされる。第３の
レジスタ（ＲＥＧ３）１０９は変換結果として８ビツト
バイトのデータが格納される。

第２図は第１図に示すデータ変換装置における９ビツト
バイトから８ビツトバイトへのデータ変換の模様を示す
説明図である。第２図においては、バイト位置カウンタ
１０２のカウントアツプに伴って、第１のレジスタ（Ｒ
ＥＧＩ）１０１の内容がアンバックスイッチ１０３に入
力され、アンバックスイッチ１０３の出力が第２のレジ
スタ（ＲＥＧ２）１０４に一時的に保持され、第３のレ
ジスタ（ＲＥＧ３）１０９に変換結果として８ビツトバ
イトのデータが出力される模様が示されている。

第３図は本発明を適用したデータ処理装置の一実施例を
示すブロック図である。第３図において、３０１は主記
憶装置、３０２はシステム制御装置、３０３は演算処理
装置、３０４は入出力処理装置、３０５は入出力チャネ
ル、３０Ｂは周辺制御装置、３０７は周辺デバイスであ
る。

第３図において、（）内の数字は処理の単位となるビッ
ト数を示し、３６ビツトは９ビツトバイトを４バイトで
構成した１ワードを意味し、８ビツトは８ビツトバイト
の１バイトである。

第３図において、入出力チャネル３０５には第１図に示
したデータ変換装置が搭載されている。主記憶装置３０
１はプログラムや処理データを記憶するためのものであ
る。システム制御装置３０２は演算処理装置３０３と入
出力処理装置３０４とによる主記憶装置３０１のアクセ
スバスを制御する装置である。

演算処理装置３０３は主記憶装置３０１の内部に記憶さ
れたプログラムを実行してプログラムからの指示により
入出力命令を入出力処理装置３０４に向けて発行するも
のである。入出力処理装置３０４は演算処理装置３０３
から発行される入出力命令に従い主記憶装置３０１と周
辺装置３０Ｂとの間で、データ転送を実行する装置であ
る。

入出力チャネル３０５は入出力処理装置３０４から周辺
装置３０Ｂに向けてのデータ転送ボートである。

本発明では、人出力チャネル３０５の内部にインタフェ
ースを有し、内部インタフェースは主記憶装置３０１か
ら読出された３６ビツトー１ワード−９ビツトバイト×
４バイトのデータを、９ビツトバイトから８ビツトバイ
トへ変換した後、周辺装置３０６へ送出するための８ビ
ツトの幅を有するものである。

周辺制御装置３０６は複数台の周辺デバイス３０７に接
続され、入出力処理装置３０４の人出力チャネル３０５
との間のデータ転送を制御する装置であり、８ビツトバ
イトを単位としたデータ制御をしている。周辺デバイス
３０７は磁気ディスク、磁気テープ、カード読取り装置
、印字装置などからなる。

第４図は第３図に示すデータ処理装置によるデータ変換
について示す説明図である。９ビツトバイトから８ビツ
トバイトへのビット数変換は第４図に示すようにして行
なわれ、９ビツトと８ビツトとの最小公倍数である。７
２ビツトについて、８バイトの９ビツトバイトから９バ
イトの８ビツトバイトに変換するものである。

発明の効果 叙上の如く、本発明によれば、長ビツトバイトのデータ
を１ビツトずつ入力して、変換のたびに入力データの変
換残ビットを一時的にレジスタに保持しておき、入力デ
ータの各バイトを長短バイトのビット数の差分ずっ順次
シフトし、シフト内容とレジスタ内の保持ビットとを組
合せて短バイトに変換するようにしているので、ハード
ウェア量が少なく、廉価となり、又入出力ビット数が少
なくなるのでＬＳＩ化が容易となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は９ビツ
トバイトから８ビツトバイトへのデータ変換過程を示す
タイミングチャート、第３図は本発明の実施例を適用し
たデータ処理装置のシステムブロック図、第４図は９ビ
ツトバイトから８ビツトバイトへのデータ変換原理を示
す図である。 主要部分の符号の説明 ｌｏｔ・・・・・・第２レジスタ １０２・・・・・・バイト位置カウンタ１０３・・・・
・・アンバックスイッチ１０４・・・・・・第２レジス
タ １０８・・・・・・論理和回路 １０９・・・・・・第３レジスタ

Claims (1)

【特許請求の範囲】
1. （１）長バイトデータを短バイトデータに変換するデー
   タ変換装置であって、入力された前記長バイトデータを
   １バイトずつ格納する入力レジスタと、前記長バイトデ
   ータと前記短バイトデータとの両ビット数の最小公倍数
   を前記短バイトデータのビット数で除した値の数だけ循
   環的に順次計数内容が変化する計数手段と、前記入力レ
   ジスタの格納内容を前記両ビットの数の差分ずつ順次シ
   フトしつつ空きビット領域を“０”にして、前記計数手
   段の内容に応じてこれ等シフトデータのうちの１つを選
   択的に出力する選択手段と、前記選択手段の出力のうち
   、前記短ビットデータのビット数に等しい下位ビットを
   保持する保持手段と、前記選択手段の出力のうち、前記
   短ビットデータのビット数に等しい上位ビットと前記保
   持手段の保持出力との論理和を出力する論理和手段とを
   含み、前記長バイトデータを前期入力レジスタへ１バイ
   トずつ入力しつつ前記論理和手段から前記短バイトデー
   タを導出するようにしたことを特徴とするデータ変換装
   置。