JPS631076A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
- Publication number
- JPS631076A JPS631076A JP14267886A JP14267886A JPS631076A JP S631076 A JPS631076 A JP S631076A JP 14267886 A JP14267886 A JP 14267886A JP 14267886 A JP14267886 A JP 14267886A JP S631076 A JPS631076 A JP S631076A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- gate
- oxide film
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、フローティングゲートを有する半導体メモリ
装置の製造方法に関し、特に記憶保持特性を改善した構
造の半導体メモリ装置の製造方法に関づるものである。
装置の製造方法に関し、特に記憶保持特性を改善した構
造の半導体メモリ装置の製造方法に関づるものである。
（従来の技術）
外部接続がされていない電気的浮遊状態のフ１」−ディ
ンググー１− （Ｆｌｏａｔｉｎｇ ｇａｊｅ）を何す
るＥＰＲＯＭ（旦−ｒａｓａｂｌｅ ｐｒｏｇｒａｍｍ
ａｂｌｅ ＱｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ）は、川
ぎ換え可能な読み出し専用メモリどして広く使用されて
いる。 従来のＥＰＲＯＭのメモリセルｔＭ ２告とそ
の製造方ン入について図面を参照して以下説明する。
第３図は従来のＥＰＲＯＭセルの断面図、第４図は・て
のｌｉＩ！Ｉ漬方法の主な工程を示す断面図Ｃある。
ンググー１− （Ｆｌｏａｔｉｎｇ ｇａｊｅ）を何す
るＥＰＲＯＭ（旦−ｒａｓａｂｌｅ ｐｒｏｇｒａｍｍ
ａｂｌｅ ＱｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ）は、川
ぎ換え可能な読み出し専用メモリどして広く使用されて
いる。 従来のＥＰＲＯＭのメモリセルｔＭ ２告とそ
の製造方ン入について図面を参照して以下説明する。
第３図は従来のＥＰＲＯＭセルの断面図、第４図は・て
のｌｉＩ！Ｉ漬方法の主な工程を示す断面図Ｃある。
まずＰ−型シリコン基板１のフィールド酸化膜に凹まれ
た島状の素子領域表面に第１の熱酸化＋ｌＡ２を形成し
た侵、全面にフローディンググーＬ・となる第１の多結
晶シリコン躾３をｊｆｆ ｖ４ｔｌ’る。 次に例えば
１０００℃以下の低温酸化を行い、第１の多結晶シリコ
ン膜３の表面に第２の熱酸化膜４を形成した後、全面に
コントロールゲートとなる第２の多結晶シリコン膜５を
Ｊｅｔ積する（第４図（ａ ）参照）。 次に写真蝕刻
法によりホトレジストパターン６を形成し、これをマス
クとして、第２の多結晶シリコンＩＩ９、第２の熱酸化
膜、第１の多結晶シリコン躾及び第１の熱酸化ＩＩＱを
順次エツチングして第１ゲート酸化ｊｔＡ１２、フロー
ティングゲート１３、第２ゲート酎化膜１４及びコント
ロールゲート１５を形成する。 つづいてこれらをマス
クとして利用し、Ｎ型不純物、例えばＡＳをイオン注入
りる（第４図（ｂ）参照）。 レジストマスクを除去し
たのら酸化を行い、前記コントロールゲート１５の表面
、フローティングゲート１３の側面及び露出したＬｌ基
板の表面に後酸化膜７を形成するとともに、１）ａ記Ａ
ｓイオン注入層を活性１シシてＮ＋型のドレイン領域８
及びソース領域９を形成する。 次に全面にパッシベー
ション股として例えばＰＳＧＩＩｔＡｌｏを堆積する（
第４図（Ｃ）参照〉。 次に、このＰＳＧ膜１０及び前
記熱酸化膜７の一部を選択的にエツチングしてコンタク
トボール１６を開孔し、更に全面にＡｌ−８１膜を堆積
した復パターニングしてドレイン電極１７、ソース電極
１８を形成してＥＰＲＯＭレルを製造づる（第３図参照
）。
た島状の素子領域表面に第１の熱酸化＋ｌＡ２を形成し
た侵、全面にフローディンググーＬ・となる第１の多結
晶シリコン躾３をｊｆｆ ｖ４ｔｌ’る。 次に例えば
１０００℃以下の低温酸化を行い、第１の多結晶シリコ
ン膜３の表面に第２の熱酸化膜４を形成した後、全面に
コントロールゲートとなる第２の多結晶シリコン膜５を
Ｊｅｔ積する（第４図（ａ ）参照）。 次に写真蝕刻
法によりホトレジストパターン６を形成し、これをマス
クとして、第２の多結晶シリコンＩＩ９、第２の熱酸化
膜、第１の多結晶シリコン躾及び第１の熱酸化ＩＩＱを
順次エツチングして第１ゲート酸化ｊｔＡ１２、フロー
ティングゲート１３、第２ゲート酎化膜１４及びコント
ロールゲート１５を形成する。 つづいてこれらをマス
クとして利用し、Ｎ型不純物、例えばＡＳをイオン注入
りる（第４図（ｂ）参照）。 レジストマスクを除去し
たのら酸化を行い、前記コントロールゲート１５の表面
、フローティングゲート１３の側面及び露出したＬｌ基
板の表面に後酸化膜７を形成するとともに、１）ａ記Ａ
ｓイオン注入層を活性１シシてＮ＋型のドレイン領域８
及びソース領域９を形成する。 次に全面にパッシベー
ション股として例えばＰＳＧＩＩｔＡｌｏを堆積する（
第４図（Ｃ）参照〉。 次に、このＰＳＧ膜１０及び前
記熱酸化膜７の一部を選択的にエツチングしてコンタク
トボール１６を開孔し、更に全面にＡｌ−８１膜を堆積
した復パターニングしてドレイン電極１７、ソース電極
１８を形成してＥＰＲＯＭレルを製造づる（第３図参照
）。
上述したＥＰＲＯＭは、セル１−ランジスタのＮ＋型ト
ドレイン領域８コントロールゲート１５とに正の高電圧
を加えて、フローティンググー１〜１３に電子を注入し
、書き込みを行うアバイスｒある。
ドレイン領域８コントロールゲート１５とに正の高電圧
を加えて、フローティンググー１〜１３に電子を注入し
、書き込みを行うアバイスｒある。
しかしながら、占き込み１ｖ、コントロールゲート１５
に正の高電圧が加わると、フローティングゲート１３の
注入電子がコント［１−ルゲー（〜１５へ漏洩し、記憶
が消されてしまうという欠点がある。
に正の高電圧が加わると、フローティングゲート１３の
注入電子がコント［１−ルゲー（〜１５へ漏洩し、記憶
が消されてしまうという欠点がある。
（発明が解決しようとする問題点ン
航述のＥＰＲＯＭにおいては、謁さ°込み動作によって
フローティンググー１〜に電子が注入され、この注入電
子は長時間にわたってフローティングゲートに蓄積され
る必要がある。 しかしながら、何らかの不特定の原因
によって正のａｔ圧がコントロールゲートに印加される
と、注入電子はコントロールゲートに吸収され、知らぬ
間に記憶が消去されてしまうことがある。 これは発生
頻度がたとえ希れであっＣも、ＥＰＲＯＭにとっては致
命的な欠陥である。
フローティンググー１〜に電子が注入され、この注入電
子は長時間にわたってフローティングゲートに蓄積され
る必要がある。 しかしながら、何らかの不特定の原因
によって正のａｔ圧がコントロールゲートに印加される
と、注入電子はコントロールゲートに吸収され、知らぬ
間に記憶が消去されてしまうことがある。 これは発生
頻度がたとえ希れであっＣも、ＥＰＲＯＭにとっては致
命的な欠陥である。
本発明の目的４は、前記フローティングゲートの注入電
子の漏洩を防止し、良好な記憶保持特性を有すると共に
、歩留りを向上できる半導体メモリ装置の製造方法を促
供づることである。
子の漏洩を防止し、良好な記憶保持特性を有すると共に
、歩留りを向上できる半導体メモリ装置の製造方法を促
供づることである。
［発明の構成］
〈問題点を解決りるための手段）
本発明の半導体メモリ装置の製造方法は、一導電型の半
導ＩＡ基板の素子領域表面に第１の絶縁膜を形成し、該
第１の絶縁膜のドレイン領域又はソース領域とイｒる部
分、あるいは両領域となるそれぞれの８１１分を除去し
基板を露出さＵた後、全面にフローティンググー１−と
なる第１の非単結晶シリコン膜を１「梢した後、この第
１の非単結晶シリコン膜表面に第２の絶縁膜（例えば熱
酸化膜）を形成する１１ｔに、熱処理を行うことを骨子
とづるちのである。
導ＩＡ基板の素子領域表面に第１の絶縁膜を形成し、該
第１の絶縁膜のドレイン領域又はソース領域とイｒる部
分、あるいは両領域となるそれぞれの８１１分を除去し
基板を露出さＵた後、全面にフローティンググー１−と
なる第１の非単結晶シリコン膜を１「梢した後、この第
１の非単結晶シリコン膜表面に第２の絶縁膜（例えば熱
酸化膜）を形成する１１ｔに、熱処理を行うことを骨子
とづるちのである。
（作用）
従来の製造方法において、フローディングゲートに注入
された電子の面記漏洩は、後述するように、フローティ
ングゲート上に形成される第２の絶縁膜の耐圧劣化のた
めであり、これはフローティングゲートとなる第１の多
結晶シリコン膜と第２の絶縁膜との界面に凹凸（３ｕｒ
ｒａｃｃ ａｓｐｅｖｉｔｙ）が存在するためと考え
られる。
された電子の面記漏洩は、後述するように、フローティ
ングゲート上に形成される第２の絶縁膜の耐圧劣化のた
めであり、これはフローティングゲートとなる第１の多
結晶シリコン膜と第２の絶縁膜との界面に凹凸（３ｕｒ
ｒａｃｃ ａｓｐｅｖｉｔｙ）が存在するためと考え
られる。
本発明の製造方法では、基板の一部分を露出させた後、
全面に第１の非ｉｌｌ ｔ、−品シリコン摸を准梢し、
これを熱処理することにより、非単結晶シリコンＩＱは
、基板の露出面との界面から中１１膜１品化が進み仝賊
に波及する。 この様に栄枯晶化された第１の非ｔ１１
結晶シリコン膜（以下第１の１）１￥、Ｌ１品化シリコ
ン膜と呼ぶ）の表面領域に１１（副酸（ヒにより第２の
絶縁膜（この場合は熱酸化膜）を形成しても第２の絶縁
膜と第１の単結晶化シリコン膜との界面における凹凸は
極めて低減され、第２の絶縁膜の耐圧を向上し、フロー
ティングゲートの注入電子の漏洩を防止できる。
全面に第１の非ｉｌｌ ｔ、−品シリコン摸を准梢し、
これを熱処理することにより、非単結晶シリコンＩＱは
、基板の露出面との界面から中１１膜１品化が進み仝賊
に波及する。 この様に栄枯晶化された第１の非ｔ１１
結晶シリコン膜（以下第１の１）１￥、Ｌ１品化シリコ
ン膜と呼ぶ）の表面領域に１１（副酸（ヒにより第２の
絶縁膜（この場合は熱酸化膜）を形成しても第２の絶縁
膜と第１の単結晶化シリコン膜との界面における凹凸は
極めて低減され、第２の絶縁膜の耐圧を向上し、フロー
ティングゲートの注入電子の漏洩を防止できる。
［実施例Ｊ
フローティングゲートに注入された電子の前記漏洩は、
第２ゲート酸化膜の耐圧劣化のためであり、その原因は
以下のように考えられた。 即ち、フローティングゲー
トとなる第１の多結晶シリコン膜は様々な面方位をもつ
グレインから構成されているため、１０００℃以下の低
温酸化により第２ゲート酎化股どなる第２の熱酸化膜を
形成すると、フローティングゲートと第２ゲート酸化膜
との界面１こ凹凸が生じ、第２ゲート酸化膜の耐圧劣化
をＩＵ ＜ものである。
第２ゲート酸化膜の耐圧劣化のためであり、その原因は
以下のように考えられた。 即ち、フローティングゲー
トとなる第１の多結晶シリコン膜は様々な面方位をもつ
グレインから構成されているため、１０００℃以下の低
温酸化により第２ゲート酎化股どなる第２の熱酸化膜を
形成すると、フローティングゲートと第２ゲート酸化膜
との界面１こ凹凸が生じ、第２ゲート酸化膜の耐圧劣化
をＩＵ ＜ものである。
このような現象は、１１００℃以、トの８温プロレスに
よって緩和されるがその効果は充分でなく、又Ｏｉ渇プ
ロセスは予め形成される不純物層の深さを変えたり、つ
］−への反りをもたらす等のため、デバイスの性能を劣
化さけ、歩留りを低下させることになるので、有効な対
策とはなり１５Ｉない。 本発明は上記の知見に基づい
て行われた。
よって緩和されるがその効果は充分でなく、又Ｏｉ渇プ
ロセスは予め形成される不純物層の深さを変えたり、つ
］−への反りをもたらす等のため、デバイスの性能を劣
化さけ、歩留りを低下させることになるので、有効な対
策とはなり１５Ｉない。 本発明は上記の知見に基づい
て行われた。
以下本発明をＥ Ｐ ＲＯＭ Ｌ！ルの製造に適用した
実施例を第１図（ａ ）ないしく＋１ ）を参照して説
明する。
実施例を第１図（ａ ）ないしく＋１ ）を参照して説
明する。
沫ず比抵抗１０〜２０Ωｃｍ、面方位（９１１）の１〕
型シリコン基板２１の表面に通常の選択酸化［支術を用
いて厚さ １．２μｍのフィールド酸化１１Ｕ ２２を
形成する（第１図（ａ）参照）。
型シリコン基板２１の表面に通常の選択酸化［支術を用
いて厚さ １．２μｍのフィールド酸化１１Ｕ ２２を
形成する（第１図（ａ）参照）。
次に熱酸化を行い前記フィールド酸化＋１！Ｊ ２２に
より囲まれた島状の素子ｆｉＡ賊表面表面さ ５００ス
の第１の絶縁ｒＩ’Ａ （熱酸化膜）２３を形成する。
より囲まれた島状の素子ｆｉＡ賊表面表面さ ５００ス
の第１の絶縁ｒＩ’Ａ （熱酸化膜）２３を形成する。
次に第１の熱酸化膜２３のドレイン領域として予定さ
れている部分を選択的にＮＨ４Ｆを用いて取り除ぎ、シ
リコン基板２１の表面を露出させる（第１図（ｂ）参照
）。
れている部分を選択的にＮＨ４Ｆを用いて取り除ぎ、シ
リコン基板２１の表面を露出させる（第１図（ｂ）参照
）。
その後ＣＶＤ法により全面にフローテイングゲ−１〜と
なる厚さ１０００人の第１の非単結晶シリニ１ン膜（非
晶質シリコン膜）２４をｌｆ＃積した後、 ７００℃の
Ｎ２雰囲気中で５時間のアニールを（ｊい、第１の単結
晶化シリコン躾２５を形成する（第１図（Ｃ）参照）。
なる厚さ１０００人の第１の非単結晶シリニ１ン膜（非
晶質シリコン膜）２４をｌｆ＃積した後、 ７００℃の
Ｎ２雰囲気中で５時間のアニールを（ｊい、第１の単結
晶化シリコン躾２５を形成する（第１図（Ｃ）参照）。
次に第１の単結晶化シリコン腹にリンを熱拡散によりド
ープした後、１０００℃にＪ′３いて熱酸化を行い、厚
さ５００人の第２の熱酸化膜２６を形成した後、全面に
厚さ３ ！ｉ ００人、２０Ωの面抵抗のコントロール
ゲートとなる第２の多結晶シリコン膜２７を堆積する。
ープした後、１０００℃にＪ′３いて熱酸化を行い、厚
さ５００人の第２の熱酸化膜２６を形成した後、全面に
厚さ３ ！ｉ ００人、２０Ωの面抵抗のコントロール
ゲートとなる第２の多結晶シリコン膜２７を堆積する。
つづいて、この第２の多結晶シリコン膜２７上に部分
的にホトレジストパターン２８を形成する（第１図（ｄ
）参照）。
的にホトレジストパターン２８を形成する（第１図（ｄ
）参照）。
次に、このホトレジストパターン２８をマスクとして前
記第２の多結晶シリコン膜２７、第２の熱酸化膜２６、
第１の単結晶化シリコンＩＩり２５及び第１の熱酸化膜
２３を順次エツチングして第１ゲート酸化膜２９、フロ
ーディングゲート３０、第２ゲート酸化膜３１及びコン
トロールゲート３２を形成した。 つづいて、△Ｓをエ
ネルギーｅｏｂｃｖ、ト−Ｘｆａ ２．５ｘ １０＋５
／Ｃｍ２０）１ｔ’Ｆティ；Ａ’ン江入づる（第１図（
（り参１（ζ（ン。
記第２の多結晶シリコン膜２７、第２の熱酸化膜２６、
第１の単結晶化シリコンＩＩり２５及び第１の熱酸化膜
２３を順次エツチングして第１ゲート酸化膜２９、フロ
ーディングゲート３０、第２ゲート酸化膜３１及びコン
トロールゲート３２を形成した。 つづいて、△Ｓをエ
ネルギーｅｏｂｃｖ、ト−Ｘｆａ ２．５ｘ １０＋５
／Ｃｍ２０）１ｔ’Ｆティ；Ａ’ン江入づる（第１図（
（り参１（ζ（ン。
次いで、前１１αホトレジストバタ〜ン２８を除去した
後、１ｏｏｏ℃で熱酸化を行い、厚さ５００久の後酸化
膜３３を形成する。 この際、前記ＡＳイオン注入層が
活性化して、面抵抗３０〜４０Ω、深さ０．４μ岳のＮ
１型のドレイン領域３４及びソース領域３５が形成され
る。 つづいて、パッシベーション膜として厚さ０．８
μｍのＰＳＧ膜３６を堆積する（第１図（ｆ）参照）。
後、１ｏｏｏ℃で熱酸化を行い、厚さ５００久の後酸化
膜３３を形成する。 この際、前記ＡＳイオン注入層が
活性化して、面抵抗３０〜４０Ω、深さ０．４μ岳のＮ
１型のドレイン領域３４及びソース領域３５が形成され
る。 つづいて、パッシベーション膜として厚さ０．８
μｍのＰＳＧ膜３６を堆積する（第１図（ｆ）参照）。
次いで、前記ＰＳＧ模３６及び後酸化膜３３の−８１（
を選択的にエツチングしてコンタクトホール３７を開孔
し、更に仝而に厚さ １．０μｍ （１）ＡＩ −８ｉ
ｌｌｕを堆積した後、バターニングしてドレイン雷神３
８及びソース電（４３９を形成しＥＰＲＯＭヒルを製造
づる（第１図（ｇ）参照）３゜しかして本発明によれば
、第１図（Ｃ）図示の工程で第１の非晶質シリコンＩ＆
） ２ ／ｌ’ｃ Ｎ 、雰囲気中でアニールすること
により基板２１のＺλ出した界面より単結晶化がおこり
第１の非晶？１シリコン膜は単結晶化される。 この第
１の単結晶化シリコン１１０２５の表面を第２の熱酸化
１１ｒＡ２６に変ｊ条りるための１０００ ’Ｃの低温
酸化を行ってし第２の熱醇化膜２６と第１の単結晶化シ
リコン膜２５との界面における凹凸（Ｓ ｕｒｆａａｅ
ａｓｐｅｒｉｔｙ）は極めて低減される。 この結
集、第１図＜ａ ）図示のＥＰＲＯＭのコントロールゲ
ート３２に何らかの無作為の１の高電圧が加えられても
、第２ゲート酸化膜３１の耐圧は高く、注入電子の漏洩
は阻止され、記憶を良好に保持することができる。 又
この方法では低温プロセスを採用しているので、ウェハ
の反り等が発生して半導体メモリ装置の歩留りが低下す
るという問題は生じない。
を選択的にエツチングしてコンタクトホール３７を開孔
し、更に仝而に厚さ １．０μｍ （１）ＡＩ −８ｉ
ｌｌｕを堆積した後、バターニングしてドレイン雷神３
８及びソース電（４３９を形成しＥＰＲＯＭヒルを製造
づる（第１図（ｇ）参照）３゜しかして本発明によれば
、第１図（Ｃ）図示の工程で第１の非晶質シリコンＩ＆
） ２ ／ｌ’ｃ Ｎ 、雰囲気中でアニールすること
により基板２１のＺλ出した界面より単結晶化がおこり
第１の非晶？１シリコン膜は単結晶化される。 この第
１の単結晶化シリコン１１０２５の表面を第２の熱酸化
１１ｒＡ２６に変ｊ条りるための１０００ ’Ｃの低温
酸化を行ってし第２の熱醇化膜２６と第１の単結晶化シ
リコン膜２５との界面における凹凸（Ｓ ｕｒｆａａｅ
ａｓｐｅｒｉｔｙ）は極めて低減される。 この結
集、第１図＜ａ ）図示のＥＰＲＯＭのコントロールゲ
ート３２に何らかの無作為の１の高電圧が加えられても
、第２ゲート酸化膜３１の耐圧は高く、注入電子の漏洩
は阻止され、記憶を良好に保持することができる。 又
この方法では低温プロセスを採用しているので、ウェハ
の反り等が発生して半導体メモリ装置の歩留りが低下す
るという問題は生じない。
なお本実施例では第１図（Ｃ）の工程で、第１の非単結
晶シリコン膜として非晶質シリコン膜を用いたが、多結
晶シリコン膜を用いても良い。
晶シリコン膜として非晶質シリコン膜を用いたが、多結
晶シリコン膜を用いても良い。
ただし非晶質シリコン膜のほうが、つぎの熱処理工程に
おいて多結晶シリコン膜に比し単結晶化が容易に行われ
るのでより望ましい。
おいて多結晶シリコン膜に比し単結晶化が容易に行われ
るのでより望ましい。
又第１図（ｂ ’）図示の工程で、第１の熱酸化膜を形
成した後、ドレイン領域及びソース領域の両部分の熱酸
化）１９を除去Ｊれば、次のような新しい効果が得られ
る。 この方法について第２図を参照し説明づ゛る。
即ちドレイン、ソース両部分の酸化膜を除去した後、第
１の非晶質シリコン膜をＨＥ梢し、Ｎ２雰囲気中で熱処
理を行うと、ドレイン及びソース領域の露出する両基板
の界面から単結晶化がはじまり、第１の非晶質シリコン
膜のほぼ全域にわたって単結晶化される。 次に第１図
（ｄ）図示の工程と同様の工程を行うが次工程でドレイ
ン及びソース領域上の第１の単結晶化シリコン膜２５及
び第２の多結晶シリコンＨＡ ２７を残りため、小トレ
ジストパターン２８をドレイン及びソース両領域の多結
晶シリコン膜２７」−にｂ設ける（第２図（ａ ）参照
）。 次に萌記ボトレジストパターン２８をマスクとし
て第１図（ｅ ）図示の工程と同じ工程を１１う（第２
図（ｂ）参照）。
成した後、ドレイン領域及びソース領域の両部分の熱酸
化）１９を除去Ｊれば、次のような新しい効果が得られ
る。 この方法について第２図を参照し説明づ゛る。
即ちドレイン、ソース両部分の酸化膜を除去した後、第
１の非晶質シリコン膜をＨＥ梢し、Ｎ２雰囲気中で熱処
理を行うと、ドレイン及びソース領域の露出する両基板
の界面から単結晶化がはじまり、第１の非晶質シリコン
膜のほぼ全域にわたって単結晶化される。 次に第１図
（ｄ）図示の工程と同様の工程を行うが次工程でドレイ
ン及びソース領域上の第１の単結晶化シリコン膜２５及
び第２の多結晶シリコンＨＡ ２７を残りため、小トレ
ジストパターン２８をドレイン及びソース両領域の多結
晶シリコン膜２７」−にｂ設ける（第２図（ａ ）参照
）。 次に萌記ボトレジストパターン２８をマスクとし
て第１図（ｅ ）図示の工程と同じ工程を１１う（第２
図（ｂ）参照）。
更に後酸化膜３３を形成し、ＰＳＧ膜３６をｉｆｃ Ｊ
貞する（第２図（Ｃ）参照）。 次に第１図（ｇ）の工
程と同様、コンタク１へホール３７を開孔し、ドレイン
電極３８及びソース電極３９を形成りる（第２図（ｄ
）参照）。
貞する（第２図（Ｃ）参照）。 次に第１図（ｇ）の工
程と同様、コンタク１へホール３７を開孔し、ドレイン
電極３８及びソース電極３９を形成りる（第２図（ｄ
）参照）。
この方法では、ドレイン領域及びソース領域上にはリン
をドープした低抵抗の第１の単結晶化シリコン膜が残さ
れているので、第２図（ｄ ）に示すように電極配線の
コンタクトホール３７の横方向の余裕が大ぎくなり、歩
留りが大幅に向上した。
をドープした低抵抗の第１の単結晶化シリコン膜が残さ
れているので、第２図（ｄ ）に示すように電極配線の
コンタクトホール３７の横方向の余裕が大ぎくなり、歩
留りが大幅に向上した。
［発明の効果］
本発明の製造方法においては、第１のゲート酸化膜を形
成後、ドレイン及びソース各領域部分の基板面を露出し
、その十にフローティンググー１−となる第１の非・単
結晶シリコン膜を堆積し、熱処理を行うので、この非単
結晶シリコン膜は容易に単結晶化される。 単結晶化さ
れたフローティングゲートの表面に形成される第２のゲ
ート酸化膜の耐圧は、従来の多結晶シリコン膜上に形成
される第２のグー１−酸化膜の耐Ｆ〔に比べ著しく向上
する。 したがって書き込み動作によってフローティン
グゲートに注入された電子は、無作為の正の高電圧がコ
ントロールゲートに印加されても漏洩すること４ｒ＜、
良りＹな記憶保持特性を示した。
成後、ドレイン及びソース各領域部分の基板面を露出し
、その十にフローティンググー１−となる第１の非・単
結晶シリコン膜を堆積し、熱処理を行うので、この非単
結晶シリコン膜は容易に単結晶化される。 単結晶化さ
れたフローティングゲートの表面に形成される第２のゲ
ート酸化膜の耐圧は、従来の多結晶シリコン膜上に形成
される第２のグー１−酸化膜の耐Ｆ〔に比べ著しく向上
する。 したがって書き込み動作によってフローティン
グゲートに注入された電子は、無作為の正の高電圧がコ
ントロールゲートに印加されても漏洩すること４ｒ＜、
良りＹな記憶保持特性を示した。
又第２のグー）・酸化膜はｔｌｉ結晶化したシリコン膜
表面に形成されるので低温酸化で６充分の耐圧が得られ
、デバイスの歩留りも向上する。
表面に形成されるので低温酸化で６充分の耐圧が得られ
、デバイスの歩留りも向上する。
なおドレイン及びソース両領域の基板面を露出する本発
明の製造方法では、両領域上に低抵抗の単結晶化したシ
リコン膜を残すことが可能で、この場合には画電極のコ
ンタクトホールの横方向の余裕度が増え、歩留りは大幅
に向上する。
明の製造方法では、両領域上に低抵抗の単結晶化したシ
リコン膜を残すことが可能で、この場合には画電極のコ
ンタクトホールの横方向の余裕度が増え、歩留りは大幅
に向上する。
第１図は本発明の実施例にＪ５けるＥ Ｐ ＲＯｌｖｌ
ｔ？ルの製造方法を示寸断面図、第２図は本発明の別
の実施例の製造方法を承り断面図、第３図は従５にのＥ
ＰＲＯＭセルの断面図、第４図は従来のＥＰＲＯＭの製
造方法を承り一断面図である。 ２１・・・Ｐ−型シリコン基板、 ２３・・・０′！１
の絶縁膜（熱酸化膜）、 ２４・・・第１の非単結晶シ
リコンＢ’Ａ （非晶？１シリコン１１Ｑ）、 ２５５
・・・第１の単結晶化シリコン膜、 ２６・・・第２の
絶乍家））φ（熱酸化膜）、 ２７・・・第２の多結晶
シリコン膜、２９・・・第１ゲート酸化膜、 ３０・・
・フローティンググ−１−１３１・・・第２ゲー１−酸
化ｊ１ω、 ３２・・・］ン１〜ロールグー１〜、３４
・・・ｌ＼゛型トレーｒン領賊、 ３５・・・Ｎ＋型ソ
ース領域。 第１図（２） −寸へ − へ 〜 へＣ〜 ＾ 【Ｎ ℃
ｔ？ルの製造方法を示寸断面図、第２図は本発明の別
の実施例の製造方法を承り断面図、第３図は従５にのＥ
ＰＲＯＭセルの断面図、第４図は従来のＥＰＲＯＭの製
造方法を承り一断面図である。 ２１・・・Ｐ−型シリコン基板、 ２３・・・０′！１
の絶縁膜（熱酸化膜）、 ２４・・・第１の非単結晶シ
リコンＢ’Ａ （非晶？１シリコン１１Ｑ）、 ２５５
・・・第１の単結晶化シリコン膜、 ２６・・・第２の
絶乍家））φ（熱酸化膜）、 ２７・・・第２の多結晶
シリコン膜、２９・・・第１ゲート酸化膜、 ３０・・
・フローティンググ−１−１３１・・・第２ゲー１−酸
化ｊ１ω、 ３２・・・］ン１〜ロールグー１〜、３４
・・・ｌ＼゛型トレーｒン領賊、 ３５・・・Ｎ＋型ソ
ース領域。 第１図（２） −寸へ − へ 〜 へＣ〜 ＾ 【Ｎ ℃
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上にフローティングゲートを
形成する半導体メモリ装置の製造方法において、該基板
上に第一の絶縁膜を形成した後、ドレイン領域として予
定されている部分とソース領域として予定されている部
分とのうち少なくとも１つの部分の第１の絶縁膜を除去
した後、非単結晶シリコン膜を該基板上に堆積し、熱処
理を行う工程を含むことを特徴とする半導体メモリ装置
の製造方法。 ２ 非単結晶シリコン膜が非晶質シリコン膜である特許
請求の範囲第１項記載の半導体メモリ装置の製造方法。 ３ 第１の絶縁膜を形成した後、ドレイン領域及びソー
ス領域としてそれぞれ予定されている両部分の第１の絶
縁膜を除去する特許請求の範囲第１項記載の半導体メモ
リ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142678A JPH0644627B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142678A JPH0644627B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631076A true JPS631076A (ja) | 1988-01-06 |
| JPH0644627B2 JPH0644627B2 (ja) | 1994-06-08 |
Family
ID=15320968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142678A Expired - Lifetime JPH0644627B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644627B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127680A (ja) * | 1984-07-18 | 1986-02-07 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1986
- 1986-06-20 JP JP61142678A patent/JPH0644627B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6127680A (ja) * | 1984-07-18 | 1986-02-07 | Toshiba Corp | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644627B2 (ja) | 1994-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5940690A (en) | Production method for a thin film semiconductor device with an alignment marker made out of the same layer as the active region | |
| US6337232B1 (en) | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region | |
| JPH05109737A (ja) | 薄膜トランジスタの製造方法 | |
| US5882994A (en) | Nonvolatile semiconductor memory, and method of manufacturing the same | |
| KR100317641B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JP2633541B2 (ja) | 半導体メモリ装置の製造方法 | |
| KR20070029729A (ko) | 전계 효과 트랜지스터 및 그의 제조 방법 | |
| JPH0473296B2 (ja) | ||
| JPS631076A (ja) | 半導体メモリ装置の製造方法 | |
| JPS58220443A (ja) | 半導体装置の製造方法 | |
| JPH04154162A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| KR0136532B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JPS6310896B2 (ja) | ||
| JPS6376377A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61216320A (ja) | 半導体装置の製法 | |
| JPH0587992B2 (ja) | ||
| KR100271034B1 (ko) | Soi mosfet의 장점을 갖는 mosfet 및 그제조방법 | |
| JPS6097662A (ja) | 半導体装置の製造方法 | |
| JPS6311785B2 (ja) | ||
| JPH0443673A (ja) | 半導体装置の製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPH04101432A (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPS62193170A (ja) | 電界効果半導体装置の製造方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 |