JPS63113731A

JPS63113731A - フア−ムウエアのロ−ド方式

Info

Publication number: JPS63113731A
Application number: JP25851186A
Authority: JP
Inventors: Shohei Suzuki; 祥平鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-10-31
Filing date: 1986-10-31
Publication date: 1988-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はファームウェアのロード方式に関する。

（従来の技術）一般に、ＲＡＭ内に保持されたファームウェアを実行す
ることによって処理を行なう装置においては、すべての
処理に先立ってＲＡＭ内にファームウェアのロードを行
なう必要がある。ところが、ＲＡＭの容量が全てのファ
ームウェアを収容する容量がない場合や、用途に応じた
サブルーチン等を必要に応じてＲＡＭにロードする必要
がある場合には、装置が動作中にもＲＡＭにファームウ
ェアをロードする機能が必要である。

しかし、ＣＰＵ　（中央処理装置）のファームフェアに
ついては、従来は主記憶内に用意したファームウェアを
ＣＰＵが読み出して制御記憶であるＲ　Ａ　Ｍにロード
する方法が知られている。しかし、この方法ではロード
の為の処理を実行する記憶部（制御記憶）と、ロードの
対鵞とすべき記憶部とが同一となって無理があるために
、ロードのための専用回路を設ける必要があった。

第６図を自照してファームウェアのロードのための専用
回路が設けられた従来のファームウェアのロード方式に
ついて説明する。第６図において、１１は制御記憶（Ｒ
ＡＭ）１２の読み出し／書き込みアドレスを生成して出
力するマイクロシーケンサである。制御記憶１２にはマ
イクロ命令から構成されるマイクロプログラムが格納さ
れる。マイクロシーケンサ１１から出力される読み出し
／゛書き込みアドレス又はファームウェアロード制御回
路１９ｈ１ら出力される制御記憶（ＲＡＭ＞１２の読み
出し／書き込みアドレスはセレクタ１８において選択さ
れて制御記憶１２に出力される。この制御記憶１２から
読み出されたマイクロ命令はマイクロ命令レジスタ１３
に設定される。このマイクロ命令レジスタ１３に記憶さ
れるマイクロ命令は演算υ制御回路１４に送られて実行
される。また、１５はサービスプロセッサ１７の１能で
あるシステムの保守１診断機能あるいはシステムの初期
構成を調ベソフトウェア（Ｏ８）に通知する機能を実現
するための５ＶＩ（サービス　プロセッサ　インタフェ
ース）である。そして、このサービスプロセッサ１７は
ＣＲＴ。

キーボード等を持ち命令、アドレス入力、動作内容が表
示される。そして、このサービスプロセッサ１７にはフ
ァームウェアが記憶されるフロッピーディスク１７１が
接続される。また、１６はＭＭＩ（主メモリインタフェ
ース）である。このＭＭ１１６はファームウェアが記憶
される主記憶１６１への読み出し／書き込み信号を出力
している。さらに、このＭＭ１１６には上記ファームウ
ェアロード制υす回路１９から主記憶１６１のアドレス
が指定される。

従って、主記憶１６１に記憶されているファームウェア
を制御記憶１２に読出す場合にはファームウェアロード
制御回路１９よりセレクタ１８を介して制御記憶１２へ
の書き込みアドレスが順次指定され、ＭＭ１１６に主２
ｌ　１６１に記憶されるファームウェアの読み出しアド
レスが順次指定される。このようにして、主記憶１６１
に記憶されるファームウェアが制御記憶１２に転送され
る。

（発明が解決しようとする問題点）このように、ＣＰＵのファームウェアを制御記憶１２に
ロードする場合にはロードのための専用回路（ファーム
ウェアロード制御回路１９）を設けなければならなかっ
た。

本発明の目的は付加回路を設けることなく、ファームウ
ェアをｇｉ置の動作中にもロード可能としたファームウ
ェアのロード方式を提供することにある。

［発明の構成］（問題点を解決するための手段及び作用）システムの保
守・診断■能を有するサービスプロセッサを備えたマイ
クロプログラム制岨方式の情報処１！！！装置において
、制御記憶へのロードの対象となるファームウェアを主
記憶に設定すると共にその主記憶内設定領域および制御
記憶内ロード先領域を示すファームウェアロード用制御
情報をＣＰＵ内の所定レジスタ領域に設定してファーム
ウェアロード要求を発行するファームウェアロード要求
手段と、この要求手段からのファームウェアロード要求
を上記サービスプロセッサに通知するサービスプロセッ
サインタフェースとを具備し、上記サービスプロセッサ
は上記サービスプロセッサインタフェースにより通知さ
れたファームウェアロード要求に応じて上記演算制御装
置内の所定レジスタ領域を参照し、同ｖ４域に設定され
ているファームウェアロード用制御情報に従って上記主
記憶から上記制御記憶へのファームウェアロードを行な
うようにしている。

（実施例）以下図面を参照して本発明の一実施例に係わるファーム
ウェアのロード方式について説明する。

１１は制御記憶（ＲＡＭ＞１２の読み出し／書き込みア
ドレスを生成して出力するマイクロシーケンサである。

制御記憶１２にはマイクロ命令から構成されるマイクロ
プログラムが格納される。マイクロシーケンサ１１から
出力される読み出し／書き込みアドレスは＄１１卯記憶
１２に出力される。この制御記憶１２から読み出された
マイクロ命令はマイクロ命令レジスタ１３に記憶される
。このマイクロ命令レジスタ１３に記憶されるマイクロ
命令は演算制御回路１４に送られて実行される。この演
算制御回路１４は第２図に示すようにゼネラルレジスタ
ＧＲＩ〜ＧＲ３を持ち、ゼネラルレジスタＧＲ１にはフ
ァームウェアが記憶される主記憶１６１内のファームウ
ェアの先頭アドレスが、ゼネラルレジスタＧＲ２には上
記主記憶１６１に記憶されるファームウェアが記憶され
る制御記憶１２内のアドレスが、ゼネラルレジスタＧＲ
３には転送するファームウェアの転送長が記憶される。

また、１５はサービスプロセッサ１７の機能であるシス
テムの保守６診断■能、ファームウェアのロード機能あ
るいはシステムの初期構成を調ベソフトウエア（Ｏ８）
に通知する機能を実現するための５ＶＩ（サービス　プ
ロセッサ　インタフェース）である。この５Ｖ１１５に
は第３図に示すように割込み要因レジスタ１５１を持ち
、その最右ビットは主記憶１６１からファームウェアを
制御記憶１２にロードさせる要求が発生した場合に′１
′°が設定される。そして、このサービスプロセッサ１
７はＣＲＴ、キーボード等を持ち命令、アドレス入力、
動作内容が表示される。そして、このサービスプロセッ
サ１７にはファームウェアが記憶されるフロッピーディ
スク１７１が接続される。また、１６はＭＭＩ（主メモ
リインタフェース）である。このＭＭ１１６はファーム
ウェアが記憶される上記＠　１６１への読み出し／書き
込み信号を出力している。さらに、このＭＭ１１６には
上記サービスプロセッサ１７から主記憶１６１のアドレ
スが指定される。

次に、上記のように構成された本発明の一実施例の動作
について説明する。制御記憶１２に記憶されるマイクロ
プログラムはマイクロシーケンサ１１により順次アドレ
スが指定されてマイクロ命令レジスタに読出された後、
演算制御回路１４により実行される。そして、第５図に
示すように主記憶１６１の特定領域にファームウェアが
設定され（ステップＳ１）、ゼネラルレジスタＧＲ１に
主記憶１６１上のファームウェアが設定される特定領域
アドレス、ゼネラルレジスタＧＲ２にロードすべきファ
ームウェアの制御記憶１２のアドレス、ゼネラルレジス
タＧＲ３にロードすべきファームウェアの語数が設定さ
れたくステップ８２）後、マイクロ命令レジスタ１３に
第４図に示すようなファームウェアロード命令が実行さ
れると　（ステップＳ３）、５ｖ１１５内の割込み要因
レジスタ１５１の最右ビットに１゛が立てられる。つま
り、サービスプロセッサ１７に対して割込みが掛けられ
る。

また、これと同時に演算制御回路１４へのクロックの供
給は停止される。

上記割込みレジスタ１５１の最右ビットに１″が設定さ
れるとサービスプロセッサ１７は演算制御回路１４内の
ゼネラルレジスタＧＲ１〜ＧＲ３の内容に基づいて、主
記憶１６１に記憶されるファームウェアを５Ｖ１１５を
介して順次制御記憶１２に転送して２憶させる。そして
、ゼネラルレジスタＧＲ３に設定されている語長だけフ
ァームウェアが制御記憶１２に転送されると、サービス
プロセッサ１７は演算制御回路１４への供給が停止され
ていたクロックの供給の停止が解除される。以下、制御
記憶１２にロードされたファームウェアが実行される（
ステップ８４）。

［発明の効果］以上詳述したように本発明によれば、使用頻度の少ない
ファームウェアを主記憶に設定しておき、必要な時に付
加回路によらずに制御記憶に読出すようにしたので、制
御記憶の容量を小さくすることが可能となり、ファーム
ウェア化する対象の範囲が広くすることができ、従って
処理速度の向上が計れるファームウェアのロード方式を
提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるファームウェアのロ
ード方式を説明するための構成図、第２図はゼネラルレ
ジスタＧＲ１〜ＧＲ３に設定されるデータを示す図、第
３図は割込み要因レジスタを示す図、第４図はファーム
ウェアロード命令の１１・・・マイクロシーケンサ、１
２・・・制御記憶、１３・・・マイクロ命令レジスタ、
１４・・・演算副部回路、１５・・・サービスプロセッ
サインタフェース（ＳＶＩ）、１５１・・・割込み要因
レジスタ、１６・・・メインメモリインタフェース（Ｍ
Ｍ　Ｉ　）　、１６１・・・主記憶、１７・・・サービ
スプロセッサ。出願人代理人　弁理士　鈴江武彦第１図第２図第４図第５図第６図

Claims

【特許請求の範囲】

（１）システムの保守・診断機能を有するサービスプロ
セッサを備えたマイクロプログラム制御方式の情報処理
装置において、制御記憶へのロードの対象となるファー
ムウェアを主記憶に設定すると共にその主記憶内設定領
域および制御記憶内ロード先領域を示すファームウェア
ロード用制御情報をＣＰＵ内の所定レジスタ領域に設定
してファームウェアロード要求を発行するファームウェ
アロード要求手段と、この要求手段からのファームウェ
アロード要求を上記サービスプロセッサに通知するサー
ビスプロセッサインタフェースとを具備し、上記サービ
スプロセッサは上記サービスプロセッサインタフェース
により通知されたファームウェアロード要求に応じて上
記ＣＰＵ内の所定レジスタ領域を参照し、同領域に設定
されているファームウェアロード用制御情報に従つて上
記主記憶から上記制御記憶へのファームウェアロードを
行なうように構成されていることを特徴とするファーム
ウェアのロード方式。
（２）上記サービスプロセッサインタフェースは、上記
ファームウェアロード要求手段からのファームウェアロ
ード要求を割込み要因の１つとして上記サービスプロセ
ッサに通知する割込み要因レジスタを有していることを
特徴とする特許請求の範囲第１項記載のファームウェア
のロード方式。
（３）上記ファームウェアロード要求発行により、ＣＰ
Ｕクロックが停止されることを特徴とする特許請求の範
囲第１項または第２項記載のファームウェアのロード方
式。
（４）上記主記憶から上記制御記憶へのファームウェア
ロードが終了すると上記ＣＰＵクロックの停止状態が解
除されることを特徴とする特許請求の範囲第３項記載の
ファームウェアのロード方式。