JPS6232629B2 - - Google Patents
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- JPS6232629B2 JPS6232629B2 JP58090491A JP9049183A JPS6232629B2 JP S6232629 B2 JPS6232629 B2 JP S6232629B2 JP 58090491 A JP58090491 A JP 58090491A JP 9049183 A JP9049183 A JP 9049183A JP S6232629 B2 JPS6232629 B2 JP S6232629B2
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- JP
- Japan
- Prior art keywords
- gate electrode
- transistor
- word line
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、とくに好まし
いコンタクト構造を有する半導体装置に関する。
いコンタクト構造を有する半導体装置に関する。
下層の電極層と上層の電極層とを接続する従来
技術は次のとおりである。すなわち半導体基板上
に第１の絶縁膜をたとえば熱酸化膜で形成し、こ
の上に下層の電極層を形成し、これをたとえば
CVD酸化膜の第２の絶縁膜で被膜し、この第２
の絶縁膜に下層の電極層の幅より小のコンタクト
孔を設け、しかる後に第２の絶縁膜上を延在しこ
のコンタクト孔を通して下層の電極層に接続する
上層の電極層を形成していた。
技術は次のとおりである。すなわち半導体基板上
に第１の絶縁膜をたとえば熱酸化膜で形成し、こ
の上に下層の電極層を形成し、これをたとえば
CVD酸化膜の第２の絶縁膜で被膜し、この第２
の絶縁膜に下層の電極層の幅より小のコンタクト
孔を設け、しかる後に第２の絶縁膜上を延在しこ
のコンタクト孔を通して下層の電極層に接続する
上層の電極層を形成していた。
このように下層の電極層より小のコンタクト孔
を設ける理由の１つは上層の電極配線層の断切れ
を防止することである。すなわち下層の電極の幅
より大きなコンタクト孔を形成しこの下層の電極
の上面および側面をすべて露出すると、この層は
厚さの大なる断面形状を有しているから、この大
きな厚さの段部に帰因して上層の電極層が断切れ
を起こす恐れがあるからである。この点、小さい
コンタクト孔を設ければ、第２の絶縁膜のコンタ
クト孔上周辺はなだらかにすることができかつこ
の第２の絶縁膜をうすくすることができるから、
上層の電極配線層は第２の絶縁膜上よりこのなだ
らかなコンタクト孔上周辺をとおつて下層の電極
層の上表面にのみに接続するから上記断切れの懸
念はなくなる。
を設ける理由の１つは上層の電極配線層の断切れ
を防止することである。すなわち下層の電極の幅
より大きなコンタクト孔を形成しこの下層の電極
の上面および側面をすべて露出すると、この層は
厚さの大なる断面形状を有しているから、この大
きな厚さの段部に帰因して上層の電極層が断切れ
を起こす恐れがあるからである。この点、小さい
コンタクト孔を設ければ、第２の絶縁膜のコンタ
クト孔上周辺はなだらかにすることができかつこ
の第２の絶縁膜をうすくすることができるから、
上層の電極配線層は第２の絶縁膜上よりこのなだ
らかなコンタクト孔上周辺をとおつて下層の電極
層の上表面にのみに接続するから上記断切れの懸
念はなくなる。
しかしながらこのように小さいコンタクト孔で
は十分の接触面積は得られない。一方、このため
に下層の電極層のコンタクト領域を大きくし、コ
ンタクト孔をこのコンタクト領域よりも小さいが
十分の接触面積が得られるようにすることも考え
られる。しかしながらこの構造では下層の電極層
の一部すなわちコンタクト領域と大とするから高
密度化の防げとなり、かつこの電極に対する付加
容量が増大してしまい高速化の防げとなる。
は十分の接触面積は得られない。一方、このため
に下層の電極層のコンタクト領域を大きくし、コ
ンタクト孔をこのコンタクト領域よりも小さいが
十分の接触面積が得られるようにすることも考え
られる。しかしながらこの構造では下層の電極層
の一部すなわちコンタクト領域と大とするから高
密度化の防げとなり、かつこの電極に対する付加
容量が増大してしまい高速化の防げとなる。
本発明の目的は、高密度化、高速動作を可能と
し、所定の接触面積が得られ、かつ上層の電極配
線である単語線の断切れを防止出来る絶縁ゲート
型電界効果トランジスタと該単語線との接続構造
を有し、該トランジスタと容量素子とを結合した
メモリーセルを具備した半導体装置を提供するこ
とである。
し、所定の接触面積が得られ、かつ上層の電極配
線である単語線の断切れを防止出来る絶縁ゲート
型電界効果トランジスタと該単語線との接続構造
を有し、該トランジスタと容量素子とを結合した
メモリーセルを具備した半導体装置を提供するこ
とである。
本発明の特徴は、平面形状で一方向に桁線が延
在し、該一方向と直角方向に単語線が延在し、該
桁線に絶縁ゲート電界効果トランジスタのソー
ス、ドレイン領域の一方が接続され、該トランジ
スタと半導体基板に選択的に設けられた厚い絶縁
膜との間に該トランジスタに結合せる容量素子が
設けられ、該単語線が該トランジスタのゲート電
極に接続し該容量素子上を前記直角方向に延在せ
る半導体装置において、前記ゲート電極の側部に
は熱酸化膜が被着しており、前記トランジスタの
動作領域上の該ゲート電極の上表面はその幅方向
であるところの前記直角方向の全てにわたつて露
呈する露呈面を有し、前記単語線は該露呈面を通
して該動作領域上において該ゲート電極の上表面
の幅方向の全域にわたつて接続し、かつ該単語線
は該熱酸化膜上から前記容量素子上を前記平面形
状でみた直角方向を延在している半導体装置であ
る。
在し、該一方向と直角方向に単語線が延在し、該
桁線に絶縁ゲート電界効果トランジスタのソー
ス、ドレイン領域の一方が接続され、該トランジ
スタと半導体基板に選択的に設けられた厚い絶縁
膜との間に該トランジスタに結合せる容量素子が
設けられ、該単語線が該トランジスタのゲート電
極に接続し該容量素子上を前記直角方向に延在せ
る半導体装置において、前記ゲート電極の側部に
は熱酸化膜が被着しており、前記トランジスタの
動作領域上の該ゲート電極の上表面はその幅方向
であるところの前記直角方向の全てにわたつて露
呈する露呈面を有し、前記単語線は該露呈面を通
して該動作領域上において該ゲート電極の上表面
の幅方向の全域にわたつて接続し、かつ該単語線
は該熱酸化膜上から前記容量素子上を前記平面形
状でみた直角方向を延在している半導体装置であ
る。
このような構成によれば、下層のゲート電極の
部分は一定の方向にわたつてその幅方向の全てが
露呈しているから十分の接触面積が得られ、又こ
れにより大きなコンタクト領域が不要となるから
高密度高速化が実現出来る。又、側部の酸化膜の
存在により、下層のゲート電極の段部は小とな
り、これにより、上層の単語線の段切れは防止で
きる。しかもこの側部の酸化膜が膜質のよい熱酸
化膜であるから、上層の単語線と半導体基板との
十分の絶縁性が保たれる。
部分は一定の方向にわたつてその幅方向の全てが
露呈しているから十分の接触面積が得られ、又こ
れにより大きなコンタクト領域が不要となるから
高密度高速化が実現出来る。又、側部の酸化膜の
存在により、下層のゲート電極の段部は小とな
り、これにより、上層の単語線の段切れは防止で
きる。しかもこの側部の酸化膜が膜質のよい熱酸
化膜であるから、上層の単語線と半導体基板との
十分の絶縁性が保たれる。
次にこの発明をより良く理解するために、この
発明の実施例につき図を用いて説明する。
発明の実施例につき図を用いて説明する。
第１図は従来の集積回路の平面図である。この
集積回路はシリコンゲート型MOS集積回路の製
造工程で得られる１トランジスタ型のメモリを示
す。メモリセルは一導電型半導体基板１０１の内
部に形成された縦方向に走る逆導電型領域の桁線
１０２と基板１０１の表面保護膜を介して横方向
に走るアルミニウムの単語線１０３の交点に多結
晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線
電極１０５で得られる容量素子１２０とから成
る。トランジスタ１１０のチヤネル領域は、逆導
電型領域１０２と逆導電型領域１０６との間のゲ
ート電極１０４の下に位置している。ゲート電極
を介して容量素子１２０の側の逆導電型領域１０
６がトランジスタ１１０と容量素子１２０の接続
領域となる。上層の単語線１０３とゲート電極１
０４との導電結合はゲート電極のチヤネル領域か
ら離れた部分のこのゲート電極の大きく形成され
たコンタクト領域１０９上において開孔１０７を
通して得られ、このため従来のメモリセルはメモ
リセル当りの占有面積が大となる。
集積回路はシリコンゲート型MOS集積回路の製
造工程で得られる１トランジスタ型のメモリを示
す。メモリセルは一導電型半導体基板１０１の内
部に形成された縦方向に走る逆導電型領域の桁線
１０２と基板１０１の表面保護膜を介して横方向
に走るアルミニウムの単語線１０３の交点に多結
晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線
電極１０５で得られる容量素子１２０とから成
る。トランジスタ１１０のチヤネル領域は、逆導
電型領域１０２と逆導電型領域１０６との間のゲ
ート電極１０４の下に位置している。ゲート電極
を介して容量素子１２０の側の逆導電型領域１０
６がトランジスタ１１０と容量素子１２０の接続
領域となる。上層の単語線１０３とゲート電極１
０４との導電結合はゲート電極のチヤネル領域か
ら離れた部分のこのゲート電極の大きく形成され
たコンタクト領域１０９上において開孔１０７を
通して得られ、このため従来のメモリセルはメモ
リセル当りの占有面積が大となる。
第２図はこの発明の一実施例の平面図である。
この実施例は桁線の逆導電型領域１０２と多結晶
シリコンの下層のゲート電極２０１との交叉部に
トランジスタ２１０を形成し、このトランジスタ
２１０のチヤンネル領域上に直接開孔２０２が設
けられる。尚、ゲート電極２０１の幅と開孔２０
２の幅は次の第３図Ｆに示すように等しい寸法と
なつている。トランジスタ２１０と容量素子２２
０とは共通の逆導電型領域１０６がある。ゲート
電極２０１の上面にはアルミニウムの上層の単語
線１０３が通過し、この単語線１０３は従つて主
として活性領域上を通過することになり、無効面
積部を減少する。単語線１０３とゲート電極２０
１との導電結合を得る開孔２０２はゲート電極２
０１の上面に自己整合された開孔である。尚、こ
のゲート電極２０１と開孔（コンタクト孔）２０
２の大きさは次の第３図から明らかなように同じ
となる。ゲート電極材料として多結晶シリコン、
モリブデン、タングステンのように高融点の導電
材料を用いることができる。
この実施例は桁線の逆導電型領域１０２と多結晶
シリコンの下層のゲート電極２０１との交叉部に
トランジスタ２１０を形成し、このトランジスタ
２１０のチヤンネル領域上に直接開孔２０２が設
けられる。尚、ゲート電極２０１の幅と開孔２０
２の幅は次の第３図Ｆに示すように等しい寸法と
なつている。トランジスタ２１０と容量素子２２
０とは共通の逆導電型領域１０６がある。ゲート
電極２０１の上面にはアルミニウムの上層の単語
線１０３が通過し、この単語線１０３は従つて主
として活性領域上を通過することになり、無効面
積部を減少する。単語線１０３とゲート電極２０
１との導電結合を得る開孔２０２はゲート電極２
０１の上面に自己整合された開孔である。尚、こ
のゲート電極２０１と開孔（コンタクト孔）２０
２の大きさは次の第３図から明らかなように同じ
となる。ゲート電極材料として多結晶シリコン、
モリブデン、タングステンのように高融点の導電
材料を用いることができる。
第３図Ａ〜Ｆはこの発明の一実施例の製造方法
の各工程における試料における試料のそれぞれ断
面図である。この製造方法は、既知のシリコン窒
化膜を選択熱酸化の耐酸化性マスク材として用い
て第３図Ａに示すように周辺酸化膜３０１および
ゲート酸化膜３０２，３０３をＰ型シリコン単結
晶基板３０４の表面に形成する。これらの表面酸
化膜は全て基板から熱酸化形成されたSiO2膜で
あり、周辺酸化膜３０１の膜厚は１〜1.5μｍ、
ゲート酸化膜３０２，３０３の膜厚は約500Åで
ある。基板３０４の濃度は５×1015cm-3で周辺酸
化膜３０１の直下に1016〜1017cm-3の表面濃度の
Ｐ型領域３０５を有する。この試料は次に表面に
燐添加された厚さ0.5μ程度の多結晶シリコンお
よび300〜1000Åのシリコン窒化膜を成長し、フ
オトレンジト工程を通して蝕刻して第３図Ｂの如
くゲート電極３０６，３０７および電源の配線電
極３０８を形成する。これらの電極は約1020cm-3
の燐を含有する多結晶シリコンから成り、それぞ
れ上面に必要に応じて設けた高々数100ÅのSiO2
膜を介してシリコン窒化膜３０９，３１０，３１
１を被覆している。
の各工程における試料における試料のそれぞれ断
面図である。この製造方法は、既知のシリコン窒
化膜を選択熱酸化の耐酸化性マスク材として用い
て第３図Ａに示すように周辺酸化膜３０１および
ゲート酸化膜３０２，３０３をＰ型シリコン単結
晶基板３０４の表面に形成する。これらの表面酸
化膜は全て基板から熱酸化形成されたSiO2膜で
あり、周辺酸化膜３０１の膜厚は１〜1.5μｍ、
ゲート酸化膜３０２，３０３の膜厚は約500Åで
ある。基板３０４の濃度は５×1015cm-3で周辺酸
化膜３０１の直下に1016〜1017cm-3の表面濃度の
Ｐ型領域３０５を有する。この試料は次に表面に
燐添加された厚さ0.5μ程度の多結晶シリコンお
よび300〜1000Åのシリコン窒化膜を成長し、フ
オトレンジト工程を通して蝕刻して第３図Ｂの如
くゲート電極３０６，３０７および電源の配線電
極３０８を形成する。これらの電極は約1020cm-3
の燐を含有する多結晶シリコンから成り、それぞ
れ上面に必要に応じて設けた高々数100ÅのSiO2
膜を介してシリコン窒化膜３０９，３１０，３１
１を被覆している。
次に第３図Ｃに示す如く、試料は各電極および
周辺酸化膜をマスクとして用いて燐を導入して表
面濃度1020〜1021cm-3のＮ型領域３１２，３１
３，３１４，３１５を形成する。このＮ型領域３
１２〜３１５は第２図の桁線およびトランジスタ
のドレインもしくはソースの一方として動作する
Ｎ型領域３１２，３１５と、トランジスタのドレ
インもしくはソースの他方および容量素子２２０
の一方の端子として動作するＮ型領域３１３，３
１４から成る。Ｎ型領域形成のうち、配線電極３
０８の上面のシリコン窒化膜が除去される。試料
は次に熱酸化処理されて、Ｎ型領域３１２〜３１
５を押込むと同時に配線電極３０８および各Ｎ型
領域３１２〜３１５の上面に3000〜6000Åの
SiO2膜３１６，３１７，３１８，３１９，３２
０を形成する。この酸化工程でもゲート電極３０
６，３０７の上面のシリコン窒化膜３０９，３１
０は実質的に酸化されず第３図Ｄに示すように配
線電極３０８の上面にのみ選択酸化による熱酸化
膜３１６が成長する。しかるのち試料はシリコン
窒化膜を除去し第３図Ｅに示すように下層のゲー
ト電極３０６，３０７の上面を露呈する。シリコ
ン窒化膜の除去は熱燐酸もしくはプラズマによる
蝕刻作用がSiO2に比して優勢に行なわれること
を利用して試料に均一に処理して選択除去され
る。
周辺酸化膜をマスクとして用いて燐を導入して表
面濃度1020〜1021cm-3のＮ型領域３１２，３１
３，３１４，３１５を形成する。このＮ型領域３
１２〜３１５は第２図の桁線およびトランジスタ
のドレインもしくはソースの一方として動作する
Ｎ型領域３１２，３１５と、トランジスタのドレ
インもしくはソースの他方および容量素子２２０
の一方の端子として動作するＮ型領域３１３，３
１４から成る。Ｎ型領域形成のうち、配線電極３
０８の上面のシリコン窒化膜が除去される。試料
は次に熱酸化処理されて、Ｎ型領域３１２〜３１
５を押込むと同時に配線電極３０８および各Ｎ型
領域３１２〜３１５の上面に3000〜6000Åの
SiO2膜３１６，３１７，３１８，３１９，３２
０を形成する。この酸化工程でもゲート電極３０
６，３０７の上面のシリコン窒化膜３０９，３１
０は実質的に酸化されず第３図Ｄに示すように配
線電極３０８の上面にのみ選択酸化による熱酸化
膜３１６が成長する。しかるのち試料はシリコン
窒化膜を除去し第３図Ｅに示すように下層のゲー
ト電極３０６，３０７の上面を露呈する。シリコ
ン窒化膜の除去は熱燐酸もしくはプラズマによる
蝕刻作用がSiO2に比して優勢に行なわれること
を利用して試料に均一に処理して選択除去され
る。
最後に試料はアルミニウム蒸着およびアルミニ
ウム蒸着層へのフオトレジスト工程を経て所要の
上層の単語線３２１を形成し、基板３０４からの
導出電極３２２を設けて完成させる。単語線３２
１は縦方向に伸びるＮ型領域３１２，３１５に対
して直角方向の横方向に伸び、各トランジスタの
チヤンネル領域上でゲート電極３０６，３０７の
露呈面に導電結合する。
ウム蒸着層へのフオトレジスト工程を経て所要の
上層の単語線３２１を形成し、基板３０４からの
導出電極３２２を設けて完成させる。単語線３２
１は縦方向に伸びるＮ型領域３１２，３１５に対
して直角方向の横方向に伸び、各トランジスタの
チヤンネル領域上でゲート電極３０６，３０７の
露呈面に導電結合する。
上述の実施例の製造方法によれば、ゲート電極
の露呈面がシリコン窒化膜の選択蝕刻による自己
製合法で得られるため、従来のようなフオトレン
ジストを用いた開孔形成に比して微少面積のゲー
ト電極に対しても確実且つ安全に得られる。又、
得られた集積回路の占有面積が小さいため、高速
動作型の集積回路を実現することができる。
の露呈面がシリコン窒化膜の選択蝕刻による自己
製合法で得られるため、従来のようなフオトレン
ジストを用いた開孔形成に比して微少面積のゲー
ト電極に対しても確実且つ安全に得られる。又、
得られた集積回路の占有面積が小さいため、高速
動作型の集積回路を実現することができる。
第１図は従来の集積回路の平面図、第２図はこ
の発明の一実施例の平面図、第３図Ａ〜Ｆはこの
発明の一実施例の製造方法の各工程における試料
のそれぞれ断面図である。 図中、１０１，３０４……一導電型シリコン基
板、１０２，１０６，３１，３１３，３１４，３
１５……逆導電型領域、１０４，２０１，３０
６，３０７……ゲート電極、１０５，３０８……
第１層目の配線電極、１０７，２０２……ゲート
電極開孔およびゲート電極の露呈面、１０３，３
２１……第２層目のアルミニウムの配線、１１
０，２１０……トランジスタ、１２０，２２０…
…容量素子を示す。
の発明の一実施例の平面図、第３図Ａ〜Ｆはこの
発明の一実施例の製造方法の各工程における試料
のそれぞれ断面図である。 図中、１０１，３０４……一導電型シリコン基
板、１０２，１０６，３１，３１３，３１４，３
１５……逆導電型領域、１０４，２０１，３０
６，３０７……ゲート電極、１０５，３０８……
第１層目の配線電極、１０７，２０２……ゲート
電極開孔およびゲート電極の露呈面、１０３，３
２１……第２層目のアルミニウムの配線、１１
０，２１０……トランジスタ、１２０，２２０…
…容量素子を示す。
Claims (1)
- １ 平面形状で一方向に桁線が延在し、該一方向
と直角方向に単語線が延在し、該桁線に絶縁ゲー
ト電界効果トランジスタのソース、ドレイン領域
の一方が接続され、該トランジスタと半導体基板
に選択的に設けられた厚い絶縁膜との間に該トラ
ンジスタに結合せる容量素子が設けられ、該単語
線が該トランジスタのゲート電極に接続し該容量
素子上を前記直角方向に延在せる半導体装置にお
いて、前記ゲート電極の側部には熱酸化膜が被着
しており、前記トランジスタの動作領域上の該ゲ
ート電極の上表面はその幅方向であるところの前
記直角方向の全てにわたつて露呈する露呈面を有
し、前記単語線は該露呈面を通して該動作領域上
において該ゲート電極の上表面の幅方向の全域に
わたつて接続し、かつ該単語線は該熱酸化膜上か
ら前記容量素子上を前記平面形状でみた直角方向
を延在していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090491A JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090491A JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071749A Division JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212165A JPS58212165A (ja) | 1983-12-09 |
| JPS6232629B2 true JPS6232629B2 (ja) | 1987-07-15 |
Family
ID=13999995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090491A Granted JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212165A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2318912A1 (de) * | 1972-06-30 | 1974-01-17 | Ibm | Integrierte halbleiteranordnung |
| GB1441004A (en) * | 1972-11-13 | 1976-06-30 | Siemens Ag | Integrated storage circuits |
-
1983
- 1983-05-23 JP JP58090491A patent/JPS58212165A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212165A (ja) | 1983-12-09 |
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