JPS63128674A - 切り込み型絶縁ゲ−ト静電誘導トランジスタ - Google Patents
切り込み型絶縁ゲ−ト静電誘導トランジスタInfo
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- JPS63128674A JPS63128674A JP27393486A JP27393486A JPS63128674A JP S63128674 A JPS63128674 A JP S63128674A JP 27393486 A JP27393486 A JP 27393486A JP 27393486 A JP27393486 A JP 27393486A JP S63128674 A JPS63128674 A JP S63128674A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速スイッチングを行うことができ消費電力
の少ない切シ込み型絶縁ゲート静電誘導トランジスタに
関する。
の少ない切シ込み型絶縁ゲート静電誘導トランジスタに
関する。
（従来の技術）
従来より、高周波幅や集積回路用に絶縁ゲート型トラン
ジスタが用いられているが、駆動能力が小さいという欠
点を有している。例えば、絶縁ゲート型トランジスタの
応用として、相補型絶縁ゲートトランジスタ集積回路（
Ｃ−ＭＯＳ）が知られているが、消費電力が少ないもの
の、駆動能力が小さく動作速度が遅い。このような欠点
を克服するものとして、本発明者の１人から、絶縁ゲー
ト静電誘導トランジスタ （例えば、％願昭５２−１７
５６号）や、切り込み型絶縁ゲート静電誘導トランジス
タ（例えば、特願昭５２−１３７０７号）が提案されて
いる。
ジスタが用いられているが、駆動能力が小さいという欠
点を有している。例えば、絶縁ゲート型トランジスタの
応用として、相補型絶縁ゲートトランジスタ集積回路（
Ｃ−ＭＯＳ）が知られているが、消費電力が少ないもの
の、駆動能力が小さく動作速度が遅い。このような欠点
を克服するものとして、本発明者の１人から、絶縁ゲー
ト静電誘導トランジスタ （例えば、％願昭５２−１７
５６号）や、切り込み型絶縁ゲート静電誘導トランジス
タ（例えば、特願昭５２−１３７０７号）が提案されて
いる。
絶縁ゲート静電誘導トランジスタはドレイン電界の効果
がソースにまで及ぶように設計され、半導体・絶碌膜界
面のみならず、基板中をも電流が流れるために、駆動能
力が大きいなどの特＠を持つ。特に、切９込み型絶縁ゲ
ート静電誘導トランジスタはチャネルが半導体基板の深
さ方向に形成される之めに、チャネル長やゲート長の制
御性がよく、短チヤネル化に適している。
がソースにまで及ぶように設計され、半導体・絶碌膜界
面のみならず、基板中をも電流が流れるために、駆動能
力が大きいなどの特＠を持つ。特に、切９込み型絶縁ゲ
ート静電誘導トランジスタはチャネルが半導体基板の深
さ方向に形成される之めに、チャネル長やゲート長の制
御性がよく、短チヤネル化に適している。
したがって、駆動能力を大きくすることができ、また、
寄生容量も減らせるために、高速トランジスタや高速、
低消費電力の集積回路としてすぐれた性能を発揮する〇 以下、第４図を用いて先行技術を説明する。
寄生容量も減らせるために、高速トランジスタや高速、
低消費電力の集積回路としてすぐれた性能を発揮する〇 以下、第４図を用いて先行技術を説明する。
第４図（ａ）に従来の切り込み型絶縁ゲート静電誘導ト
ランジスタの断面構造例を示す。同図中の符号４０は半
導体基板を示しており、その主表面の一部にＵ字型の溝
が設けられている。そして、このＵ字型溝の中にドレイ
ン領域４１、チャネル領域４３、ソース領域４２が順に
深さ方向に設けられ、ドレイン領域４１にドレイン電極
４１′にドレイン電極４１′が接続されている。
ランジスタの断面構造例を示す。同図中の符号４０は半
導体基板を示しており、その主表面の一部にＵ字型の溝
が設けられている。そして、このＵ字型溝の中にドレイ
ン領域４１、チャネル領域４３、ソース領域４２が順に
深さ方向に設けられ、ドレイン領域４１にドレイン電極
４１′にドレイン電極４１′が接続されている。
ドレイン領域４１、ソース領域４２はそれぞれ１０１Ｒ
〜ｔｏｃｍ 程度の不純物密度を有しており、導電型
はｐ型でもｎ型でもかまわない。
〜ｔｏｃｍ 程度の不純物密度を有しており、導電型
はｐ型でもｎ型でもかまわない。
また、領域４１をソース領域、領域４２をドレイン領域
としてもかまわない。チャネル領域４３は１０〜１０
ｃｍ 程度の不純物密度を有する◎その導電型はドレイ
ン領域４１及びソース領域４２と同一でも反対でもかま
わないし、多層構造になっていてもかまわないが、少な
くともその動作領域の一部においてドレイン領域４１か
ら広がり念空乏層がソース領域４２に到達すべく、その
不純物密度が前記Ｕ字型溝の深さとともに決定される。
としてもかまわない。チャネル領域４３は１０〜１０
ｃｍ 程度の不純物密度を有する◎その導電型はドレイ
ン領域４１及びソース領域４２と同一でも反対でもかま
わないし、多層構造になっていてもかまわないが、少な
くともその動作領域の一部においてドレイン領域４１か
ら広がり念空乏層がソース領域４２に到達すべく、その
不純物密度が前記Ｕ字型溝の深さとともに決定される。
チャネル領域４３に接して酸化膜等のゲート絶縁膜４４
が設けられており、１００〜１０００Ａ程度の膜厚を有
する。
が設けられており、１００〜１０００Ａ程度の膜厚を有
する。
そして、ゲート絶縁膜４４の反対側には金属や多結晶シ
リコン等からなるゲート電極４４′が設けられている。
リコン等からなるゲート電極４４′が設けられている。
なお、図中の符号４５はフィールド酸化膜を示している
。第４図（ａ）に示したような従来の切シ込み型絶縁ゲ
ート静電誘導トランジスタは半導体基板に対して深さ方
向に形成されるために、成膜の精度でトランジスタの寸
法を制御でき、短チャネルの高速トランジスタには非常
に適しており、高速、低消費電力の集積回路が実現され
ている。しかしながら、従来の切り込み型絶縁ゲート静
電誘導トランジスタは、ドレイン領域４１とソース領域
４２がチャネル領域４３をはさんで対向しているため、
特に高速化を図り短チヤネル化を行っ次場合、ドレイン
電界の影響によってゲート表面から離れた所でもドレイ
ン・ソース間に電流が流れる。
。第４図（ａ）に示したような従来の切シ込み型絶縁ゲ
ート静電誘導トランジスタは半導体基板に対して深さ方
向に形成されるために、成膜の精度でトランジスタの寸
法を制御でき、短チャネルの高速トランジスタには非常
に適しており、高速、低消費電力の集積回路が実現され
ている。しかしながら、従来の切り込み型絶縁ゲート静
電誘導トランジスタは、ドレイン領域４１とソース領域
４２がチャネル領域４３をはさんで対向しているため、
特に高速化を図り短チヤネル化を行っ次場合、ドレイン
電界の影響によってゲート表面から離れた所でもドレイ
ン・ソース間に電流が流れる。
この電流成分はゲート電圧によって制御できない。した
がって、オフ時のリーク電流が大きく、ドレイン・ソー
ス間耐圧が小さいなどの欠点を有することになる。例え
ば、第４図（ｂ）は、チャネル要約０５μｍ、チャネル
不純物ドーズ量的２Ｘ１０（！ｍ％ゲート酸化酸化約２
５ＯＡに設計された従来の切シ込み型絶縁ゲート静電誘
導トランジスタのドレイン電流−ドレイン電圧特性の例
である。ゲート電圧がＯｖの時にもドレイン電圧の増加
にしたがってドレイン電流が流れてしまっている。もち
論、チャネル領域４３の不純物密度を選択することによ
って、このよう々バルク側を流れる電流をある程度抑え
ることは可能である。同図（Ｃ）は、チャネル要約０５
μｍ、チャネル不純物ドーズ量的６ Ｘ １０”Ｃｍ−
２、ゲート酸化膜厚約２５ＯＡに設計された従来の切り
込み型絶縁ゲート静電誘導トランジスタのドレイン電流
−ドレイン電圧特性の例である。このように、オフ時の
リーク電流は改善されるものの、今度はドレイン側の静
電誘導効果がソース側に及びにくくなり、素子のスレッ
ショルド電圧が上がるなど駆動能力をある程度犠牲圧す
ることになる。
がって、オフ時のリーク電流が大きく、ドレイン・ソー
ス間耐圧が小さいなどの欠点を有することになる。例え
ば、第４図（ｂ）は、チャネル要約０５μｍ、チャネル
不純物ドーズ量的２Ｘ１０（！ｍ％ゲート酸化酸化約２
５ＯＡに設計された従来の切シ込み型絶縁ゲート静電誘
導トランジスタのドレイン電流−ドレイン電圧特性の例
である。ゲート電圧がＯｖの時にもドレイン電圧の増加
にしたがってドレイン電流が流れてしまっている。もち
論、チャネル領域４３の不純物密度を選択することによ
って、このよう々バルク側を流れる電流をある程度抑え
ることは可能である。同図（Ｃ）は、チャネル要約０５
μｍ、チャネル不純物ドーズ量的６ Ｘ １０”Ｃｍ−
２、ゲート酸化膜厚約２５ＯＡに設計された従来の切り
込み型絶縁ゲート静電誘導トランジスタのドレイン電流
−ドレイン電圧特性の例である。このように、オフ時の
リーク電流は改善されるものの、今度はドレイン側の静
電誘導効果がソース側に及びにくくなり、素子のスレッ
ショルド電圧が上がるなど駆動能力をある程度犠牲圧す
ることになる。
（発明が解決しようとする問題点）
本発明の目的は、前記の切り込み型絶縁ゲート静電誘導
トランジスタの欠点を克服して特性を改善し、より高速
スイッチングを行うことができ消費電力の少ない切り込
み型絶縁ゲート静電誘導トランジスタを提供することで
ある。
トランジスタの欠点を克服して特性を改善し、より高速
スイッチングを行うことができ消費電力の少ない切り込
み型絶縁ゲート静電誘導トランジスタを提供することで
ある。
（問題点を解決する之めの手段）
このたぬ、本発明では、切り込み型絶縁ゲート静電誘導
トランジスタのドレイン領域をソース領域がチャネル領
域をはさんで対向する部分を持たないように両者を配置
する。すなわち、第１図（ａ）において、半導体基板１
０表面に設けられたＵ字型溝の頂部にドレイン領域１１
ｔ−配置し、Ｕ字型溝の側壁下端に接し、かつＵ字型溝
の底部に沿ってソース領域１２を配置する。
トランジスタのドレイン領域をソース領域がチャネル領
域をはさんで対向する部分を持たないように両者を配置
する。すなわち、第１図（ａ）において、半導体基板１
０表面に設けられたＵ字型溝の頂部にドレイン領域１１
ｔ−配置し、Ｕ字型溝の側壁下端に接し、かつＵ字型溝
の底部に沿ってソース領域１２を配置する。
（作用）
この様な構造においては、絶縁ゲート表面１４から離れ
るにしたがってドレイン・ソース間距離が大きくなり、
絶縁ゲート１４から離れた部分のドレイン・ソース間電
界は緩和される。
るにしたがってドレイン・ソース間距離が大きくなり、
絶縁ゲート１４から離れた部分のドレイン・ソース間電
界は緩和される。
その結果、ドレイン・ソース間のリーク電流を増加させ
ることなく短チヤネル化を行え、高速スイッチングを行
うことができ消費電力の少ない切り込み型絶縁ゲート静
電誘導トランジスタとなる。
ることなく短チヤネル化を行え、高速スイッチングを行
うことができ消費電力の少ない切り込み型絶縁ゲート静
電誘導トランジスタとなる。
（実施例）
第１図（ａ）に本発明による切り込み型絶縁ゲート静電
誘導トランジスタの断面構造の１例を示す。同図中の符
号１０は半導体基板を示しており、その主表面の一部に
Ｕ字型の溝が設けられている。そして、このＵ字型溝の
中にドレイン領域１１とチャネル領域１３が順に深さ方
向に設けられ、ドレイン領域１１にドレイン電峰１１′
が接続されている。また、ソース領域１２は、ドレイン
領域と対向する部分がないように、Ｕ字型溝の側壁下端
に接してかつこの溝に沿って設けられている。ドレイン
領域１１、ソース領域１２はそれぞれ１０１′ｌｌ〜１
０２１ｃｍ−３程度ノ不純物密度を有しておシ、導電型
Ｉｆｉｐ型でもｎ型でもかまわない。また、領域１１を
ソース領域、領域１２をドレイン領域としてもかまわな
い。チャネル領域１３は１０１２〜１０１６ｃｆｆｉ−
３程度の不純物密度を有する。その導電型はドレイン領
域１１及びソース領域１２と同一でも反対でもかまわな
いし、多層構造になっていても、ま次、ドレイン領域に
近づくに従って減少するような不純物分布を有していて
もかまわないが、少なくともその動作領域の一部におい
てドレイン領域１１から広がった空乏層がソース領域１
２に到達すべく、その不純物密度が前記Ｕ字型溝の深さ
とともに決定される。チャネル領域１３に接して酸化膜
等のゲート絶縁膜１４が設けられておシ、１００〜１０
０ＯＡ程度の膜Ｉ！１．を有する。そして、ゲート絶縁
膜１４の反対側には金属や多結晶シリコン等からなるゲ
ート電極１４′が設けられている。なお、第１図（ａ）
中の符号１５＃ｉフイールド酸化膜を示している。
誘導トランジスタの断面構造の１例を示す。同図中の符
号１０は半導体基板を示しており、その主表面の一部に
Ｕ字型の溝が設けられている。そして、このＵ字型溝の
中にドレイン領域１１とチャネル領域１３が順に深さ方
向に設けられ、ドレイン領域１１にドレイン電峰１１′
が接続されている。また、ソース領域１２は、ドレイン
領域と対向する部分がないように、Ｕ字型溝の側壁下端
に接してかつこの溝に沿って設けられている。ドレイン
領域１１、ソース領域１２はそれぞれ１０１′ｌｌ〜１
０２１ｃｍ−３程度ノ不純物密度を有しておシ、導電型
Ｉｆｉｐ型でもｎ型でもかまわない。また、領域１１を
ソース領域、領域１２をドレイン領域としてもかまわな
い。チャネル領域１３は１０１２〜１０１６ｃｆｆｉ−
３程度の不純物密度を有する。その導電型はドレイン領
域１１及びソース領域１２と同一でも反対でもかまわな
いし、多層構造になっていても、ま次、ドレイン領域に
近づくに従って減少するような不純物分布を有していて
もかまわないが、少なくともその動作領域の一部におい
てドレイン領域１１から広がった空乏層がソース領域１
２に到達すべく、その不純物密度が前記Ｕ字型溝の深さ
とともに決定される。チャネル領域１３に接して酸化膜
等のゲート絶縁膜１４が設けられておシ、１００〜１０
０ＯＡ程度の膜Ｉ！１．を有する。そして、ゲート絶縁
膜１４の反対側には金属や多結晶シリコン等からなるゲ
ート電極１４′が設けられている。なお、第１図（ａ）
中の符号１５＃ｉフイールド酸化膜を示している。
この構造においては、従来型と異なり、ドレイン領域１
１とソース領域１２ｉｊチヤネル領域１３をはさんで対
向する部分を持たない。したがりて、バルク側のドレイ
ン電界は従来型に比べて緩和されることになり、ドレイ
ン・ソース間耐圧は向上し、リーク電流は減る。第１図
（ｂ）に本発明による切り込み型絶縁ゲート静電誘導ト
ランジスタのドレイン電圧−ドレイン電流特性を示す・
この場合は、チャネル長約０５μｍ１チャネル不純物ド
ーズ量約５ Ｘ Ｉ ９１２ｃｍ−２、ゲート酸化膜４
約２５ＯＡに設計されている。第１図（ｂ）から、従来
型よりも低いチャネルの不純物密度においても、ドレイ
ン−ソース間のリーク電流が減りていることがわかる。
１とソース領域１２ｉｊチヤネル領域１３をはさんで対
向する部分を持たない。したがりて、バルク側のドレイ
ン電界は従来型に比べて緩和されることになり、ドレイ
ン・ソース間耐圧は向上し、リーク電流は減る。第１図
（ｂ）に本発明による切り込み型絶縁ゲート静電誘導ト
ランジスタのドレイン電圧−ドレイン電流特性を示す・
この場合は、チャネル長約０５μｍ１チャネル不純物ド
ーズ量約５ Ｘ Ｉ ９１２ｃｍ−２、ゲート酸化膜４
約２５ＯＡに設計されている。第１図（ｂ）から、従来
型よりも低いチャネルの不純物密度においても、ドレイ
ン−ソース間のリーク電流が減りていることがわかる。
第２図は、本発明の別の切り込み型絶縁静電誘導トラン
ジスタの断面構造例を示している。
ジスタの断面構造例を示している。
半導体基板２０． ドレイン領域２１、ソース領域２
２、チャネル領域２３、ドレイン電極２１′、ゲート絶
縁膜２４、ゲート電極２４′、フィールド酸化膜２５の
配置については第１図（ａ）のものと同様である。半導
体基板２０により一部ドレイン・ソース間のリーク電流
を抑えるべく設計され、ドレイン２１とは反対の導電型
を有する高不純物密度領域２６がソース領域２２の近傍
に埋め込まれていることがこの実施例の特徴である。
２、チャネル領域２３、ドレイン電極２１′、ゲート絶
縁膜２４、ゲート電極２４′、フィールド酸化膜２５の
配置については第１図（ａ）のものと同様である。半導
体基板２０により一部ドレイン・ソース間のリーク電流
を抑えるべく設計され、ドレイン２１とは反対の導電型
を有する高不純物密度領域２６がソース領域２２の近傍
に埋め込まれていることがこの実施例の特徴である。
本発明の切シ込み型絶縁ゲート静電誘導トランジスタを
相補型絶縁ゲート集積回路に応用した場合の１ゲートの
断面構面側を第３図に示す。
相補型絶縁ゲート集積回路に応用した場合の１ゲートの
断面構面側を第３図に示す。
半導体基板３０中のＮチャネル−トランジスタはｎ＋ド
レイン領域３１、ｎ＋ソース領域３３、ｐチャネル領域
３５、ドレインｔｔ３１’、ゲート絶縁［３７、ゲート
電極３７′を有しておジ、Ｐ１チャネル・トランジスタ
は、ｐ＋ドレイン領域３２、ｐ＋ソース領域３４、ｎチ
ャネル領域３６、ドレイン電極３２′、ゲート絶縁膜３
７、ゲート電［ｉ３７’ｔ−有している。ｎ＋ドレイン
領域３１、ｐ＋ドレイン領域３２、ｎ＋ソース領域３３
、ｐ＋ソース領域３４はそれぞれ１０〜ｔｏｃｍ程度の
不純物密度を有する。ｐチャネル領域３５、ｎチャネル
領域３６はそれぞれ１０〜１０Ｃ，，−５ 程変の不
純物密度を有し、少なくともその動作領域の一部におい
て、ドレイン領域３１．３２から広がった空乏層がソー
ス領域３３．３４に到達すべく、その不純物密度が前記
Ｕ字型溝の深さとともに決定される。酸化膜等のゲート
絶縁膜３７は１００〜１００ＯＡ程度の膜厚を有する。
レイン領域３１、ｎ＋ソース領域３３、ｐチャネル領域
３５、ドレインｔｔ３１’、ゲート絶縁［３７、ゲート
電極３７′を有しておジ、Ｐ１チャネル・トランジスタ
は、ｐ＋ドレイン領域３２、ｐ＋ソース領域３４、ｎチ
ャネル領域３６、ドレイン電極３２′、ゲート絶縁膜３
７、ゲート電［ｉ３７’ｔ−有している。ｎ＋ドレイン
領域３１、ｐ＋ドレイン領域３２、ｎ＋ソース領域３３
、ｐ＋ソース領域３４はそれぞれ１０〜ｔｏｃｍ程度の
不純物密度を有する。ｐチャネル領域３５、ｎチャネル
領域３６はそれぞれ１０〜１０Ｃ，，−５ 程変の不
純物密度を有し、少なくともその動作領域の一部におい
て、ドレイン領域３１．３２から広がった空乏層がソー
ス領域３３．３４に到達すべく、その不純物密度が前記
Ｕ字型溝の深さとともに決定される。酸化膜等のゲート
絶縁膜３７は１００〜１００ＯＡ程度の膜厚を有する。
なお、図中符号３８はフィールド酸化膜を示している０
ま穴、ＰチーＹネルφトランジスタとＮチャネル・トラ
ンジスタを分離するためのｐウェル３９が設けである。
ま穴、ＰチーＹネルφトランジスタとＮチャネル・トラ
ンジスタを分離するためのｐウェル３９が設けである。
ゲート電極３７′が論理入力、ドレイン電極３１′、３
２′が論理出力であり、電源電圧はソース領域３３と３
４の間に加えられる。
２′が論理出力であり、電源電圧はソース領域３３と３
４の間に加えられる。
短チヤネル化によってドレイン電圧の静電誘導効果ソー
ス領域に及びやすくして素子の駆動能力を増加させても
、本発明の切り込み型絶縁ゲート静電誘導トランジスタ
は、ドレイン領域とソース領域がチャネル領域をはさん
で重なシ合っていないために、オフ時のリーク電流を小
さくすることができ、スタンバイ・パワーを減らすこと
ができる口したがって、高速かつ低消費電力の相補型絶
縁ゲート集積回路を提供することができる・ （発明の効果） 以上の様に、本発明においては、従来の切り込み型絶縁
ゲート静電誘導トランジスタの欠点を改良し、短チヤネ
ル化されドレイン電圧の静電誘導効果が十分に得られる
場合においても、不要なドレインφソース間電流を減少
させることができる。し庄がって、本発明は、高速スイ
ッチングを行うことができ消費電力の少ない切り込み型
絶縁ゲート静電誘導トランジスタを提供することができ
、このトランジスタを用いて高速・低消費電力の絶縁ゲ
ート型トランジスタ集積回路を提供することができ、そ
の工業的価値は大きい。
ス領域に及びやすくして素子の駆動能力を増加させても
、本発明の切り込み型絶縁ゲート静電誘導トランジスタ
は、ドレイン領域とソース領域がチャネル領域をはさん
で重なシ合っていないために、オフ時のリーク電流を小
さくすることができ、スタンバイ・パワーを減らすこと
ができる口したがって、高速かつ低消費電力の相補型絶
縁ゲート集積回路を提供することができる・ （発明の効果） 以上の様に、本発明においては、従来の切り込み型絶縁
ゲート静電誘導トランジスタの欠点を改良し、短チヤネ
ル化されドレイン電圧の静電誘導効果が十分に得られる
場合においても、不要なドレインφソース間電流を減少
させることができる。し庄がって、本発明は、高速スイ
ッチングを行うことができ消費電力の少ない切り込み型
絶縁ゲート静電誘導トランジスタを提供することができ
、このトランジスタを用いて高速・低消費電力の絶縁ゲ
ート型トランジスタ集積回路を提供することができ、そ
の工業的価値は大きい。
第１図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタの１実施例を示すもので、同図（ａ）は断面構造
図、同図の）はドレイン電流−ドレイン電圧特性の１例
を示すものである。第２図は池の実施例の断面構造図、
第３図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタを用いた集積回路の１実施例の断面構造図である
。第４図は従来の切り込み型絶縁ゲート静電誘導トラン
ジスタの１例を示すもので、同図（ａ）は断面構造図、
同図（ｂ）はドレイン電流−ドレイン電圧特性の１例、
同ＩＮ （ｅ）Ｆｉドレイン電流−ドレイン電圧特性の
池の例を示すものである。 １０．２０．３０．４０：半導体基板 １１．２１．３
１．３２．４１ニドレイン領域 １２．２２．３３．３
４．４２：ソース領域 １３．２３．３５．３６．４３
：チャネル領域 １１′、２１′、３１′、３２′、４
１′： ドレイン電極 １４．２４．３７．４４：ゲー
ト絶縁膜 １４′、２４′、３７′、４４′： ゲート
′ＦＩＬ極 １５．２５．３８．４５：フィールド酸化
膜 ２６：ドレインとは反対の導電型を有する高不純物
密度領域３９：ｐウェル 特許出願人 新技術開発事業団 （ほか２名） 出願人代理人 弁理士 佐 藤 文 男＠１図 会５
々＝（ａ） ドレイン電圧■ （ｂ）
ジスタの１実施例を示すもので、同図（ａ）は断面構造
図、同図の）はドレイン電流−ドレイン電圧特性の１例
を示すものである。第２図は池の実施例の断面構造図、
第３図は本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタを用いた集積回路の１実施例の断面構造図である
。第４図は従来の切り込み型絶縁ゲート静電誘導トラン
ジスタの１例を示すもので、同図（ａ）は断面構造図、
同図（ｂ）はドレイン電流−ドレイン電圧特性の１例、
同ＩＮ （ｅ）Ｆｉドレイン電流−ドレイン電圧特性の
池の例を示すものである。 １０．２０．３０．４０：半導体基板 １１．２１．３
１．３２．４１ニドレイン領域 １２．２２．３３．３
４．４２：ソース領域 １３．２３．３５．３６．４３
：チャネル領域 １１′、２１′、３１′、３２′、４
１′： ドレイン電極 １４．２４．３７．４４：ゲー
ト絶縁膜 １４′、２４′、３７′、４４′： ゲート
′ＦＩＬ極 １５．２５．３８．４５：フィールド酸化
膜 ２６：ドレインとは反対の導電型を有する高不純物
密度領域３９：ｐウェル 特許出願人 新技術開発事業団 （ほか２名） 出願人代理人 弁理士 佐 藤 文 男＠１図 会５
々＝（ａ） ドレイン電圧■ （ｂ）
Claims (4)
- （１）半導体基板の主表面にＵ字型溝を有し、前記Ｕ字
型溝の頂部に設けられた高不純物密度のドレイン領域と
、前記Ｕ字型溝の側壁下端の少なくとも一部に接し、か
つ前記ドレイン領域とは対向する部分のない様に前記Ｕ
字型溝の底部に沿って設けられた高不純物密度のソース
領域とを有し、前記ドレイン領域と前記ソース領域との
間のチャネル領域を流れる電流を前記Ｕ字型溝の少なく
とも一部に設けられた絶縁ゲートで制御することを特徴
とする切り込み型絶縁ゲート静電誘導トランジスタ。 - （２）前記ソース領域の近傍に前記ドレイン領域及び前
記ソース領域の導電型とは異なる導電型の高不純物密度
領域を設けることにより電流の流れる領域を制限したこ
とを特徴とする特許請求の範囲第１項記載の切り込み型
絶縁ゲート静電誘導トランジスタ。 - （３）ドレイン領域とソース領域を入れ換えたことを特
徴とする特許請求の範囲第１項又は第２項記載の切り込
み型絶縁ゲート静電誘導トランジスタ。 - （４）前記トランジスタが半導体集積回路の構成要素の
少なくとも一部をなしていることを特徴とする特許請求
の範囲第１項から第３項いずれかに記載の切り込み型絶
縁ゲート静電誘導トランジスタ。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27393486A JPS63128674A (ja) | 1986-11-19 | 1986-11-19 | 切り込み型絶縁ゲ−ト静電誘導トランジスタ |
| EP95114168A EP0690513B1 (en) | 1986-11-19 | 1987-11-10 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752273T DE3752273T2 (de) | 1986-11-19 | 1987-11-10 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP92101661A EP0481965B1 (en) | 1986-11-19 | 1987-11-18 | Method of manufacturing step-cut insulated gate static induction transistors |
| DE3752215T DE3752215T2 (de) | 1986-11-19 | 1987-11-18 | Verfahren zur Herstellung der Statischen Induktionstransistoren mit isoliertem Gatter in einer eingeschnitteten Stufe |
| DE87310185T DE3789003T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung. |
| DE3752255T DE3752255T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktiontransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP93101675A EP0547030B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| EP87310185A EP0268472B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| US07/752,934 US5115287A (en) | 1986-11-19 | 1991-08-30 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27393486A JPS63128674A (ja) | 1986-11-19 | 1986-11-19 | 切り込み型絶縁ゲ−ト静電誘導トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128674A true JPS63128674A (ja) | 1988-06-01 |
| JPH03791B2 JPH03791B2 (ja) | 1991-01-08 |
Family
ID=17534607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27393486A Granted JPS63128674A (ja) | 1986-11-19 | 1986-11-19 | 切り込み型絶縁ゲ−ト静電誘導トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169795A (en) * | 1989-02-28 | 1992-12-08 | Small Power Communication Systems Research Laboratories Co., Ltd. | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode |
-
1986
- 1986-11-19 JP JP27393486A patent/JPS63128674A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169795A (en) * | 1989-02-28 | 1992-12-08 | Small Power Communication Systems Research Laboratories Co., Ltd. | Method of manufacturing step cut type insulated gate SIT having low-resistance electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03791B2 (ja) | 1991-01-08 |
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Legal Events
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