JPH03792B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速スイツチングを行うことができ
消費電力の少ない切り込み型絶縁ゲート静電誘導
トランジスタに関する。

（従来の技術） 従来より、高周波増幅や集積回路用に絶縁ゲー
ト型トランジスタが用いられているが、駆動能力
が小さいという欠点を有している。例えば、絶縁
ゲート型トランジスタの応用として、相補型絶縁
ゲートトランジスタ集積回路（Ｃ−MOS）が知
られているが、消費電力が少ないものの、駆動能
力が小さく動作速度が遅い。このような欠点を克
服するものとして、本発明者の１人から、絶縁ゲ
ート静電誘導トランジスタ（例えば、特願昭52−
1756号）や、切り込み型絶縁ゲート静電誘導トラ
ンジスタ（例えば、特願昭52−13707号）が提案
されている。絶縁ゲート静電誘導トランジスタは
ドレイン電界の効果がソースにまで及ぶように設
計され、半導体・絶縁膜界面のみならず、基板中
をも電流が流れるために、駆動能力が大きいなど
の特徴を持つ。特に、切り込み型絶縁ゲート静電
誘導トランジスタはチヤネルが半導体基板の深さ
方向に形成されるために、チヤネル長やゲート長
の制御性がよく、短チヤネル化に適している。し
たがつて、駆動能力を大きくすることができ、ま
た、寄生容量も減らせるために、高速トランジス
タや高速、低消費電力の集積回路としてすぐれた
性能を発揮する。

以下、第３図を用いて先行技術を説明する。第
３図ａに従来の切り込み型絶縁ゲート静電誘導ト
ランジスタの断面構造例を示す。同図中の符号３
０は半導体基板を示しており、その主表面の一部
にＵ字型の溝が設けられている。そして、このＵ
字型溝の中にドレイン領域３１、チヤネル領域
33、ソース領域３２が順に深さ方向に設けられ、
ドレイン領域３１にドレイン電極３１′が接続さ
れている。ドレイン領域３１、ソース領域３２は
それぞれ10¹⁸〜10²¹cm^-3程度の不純物密度を有し
ており、導電型はｐ型でもｎ型でもかまわない。
また、領域３１をソース領域、領域３２をドレイ
ン領域としてもかまわない。チヤネル領域３３は
10¹²〜10¹⁶cm^-3程度の不純物密度を有する。その
導電型ドレイン領域３１及びソース領域３２と同
一でも反対でもかまわないし、多層構造になつて
いてもかまわないが、少なくともその動作領域の
一部においてドレイン領域３１から広がつた空乏
層がソース領域３２に到達すべく、その不純物密
度が前記Ｕ字型溝の深さとともに決定される。チ
ヤネル領域３３に接して酸化膜等のゲート絶縁膜
３４が設けられており、100〜1000Å程度の膜厚
を有する。そして、ゲート絶縁膜３４の反対側に
は金属や多結晶シリコン等からなるゲート電極３
４′が設けらている。なお、図中の符号３５はフ
イールド酸化膜を示している。第３図ａに示した
ような従来の切り込み型絶縁ゲート静電誘導トラ
ンジスタは半導体基板に対して深さ方向に形成さ
れるために、成膜の精度でトランジスタの寸法を
制御でき、短チヤネルの高速トランジスタには非
常に適しており、高速、低消費電力の集積回路が
実現されている。しかしながら、従来の切り込み
型絶縁ゲート静電誘導トランジスタは、特に高速
化を図り短チヤネルを行つた場合、ドレイン電界
の影響によつてゲート表面から離れた所でもドレ
イン・ソース間に電流が流れる。この電流成分は
ゲート電圧によつて制御できない。したがつて、
オフ時のリーク電流が大きく、ドレイン・ソース
間耐圧が小さいなどの欠点を有することになる。
例えば、第３図ｂは、チヤネル長約0.5μｍ、チヤ
ネル不純物ドーズ量約２×10¹³cm^-2、ゲート酸化
膜厚約250Åに設計された従来の切り込み型絶縁
ゲート静電誘導トランジスタのドレイン電流−ド
レイン電圧特性の例である。ゲート電圧が0Vの
時にもドレイン電圧の増加にしたがつてドレイン
電流が流れてしまつている。もち論、チヤネル領
域３３の不純物密度を選択することによつて、こ
のようなバルク側を流れる電流をある程度抑える
ことは可能である。同図ｃは、チヤネル長約0.5μ
ｍ、チヤネル不純物ドーズ量約６×10¹³cm^-2、ゲ
ート酸化膜厚約250Åに設計された従来の切り込
み型絶縁ゲート静電誘導トランジスタのドレイン
電流−ドレイン電圧特性の例である。このよう
に、オフ時のリーク電流は改善されるものの、今
度はドレイン側の静電誘導効果がソース側に及び
にくくなり、素子のスレツシヨルド電圧が上がる
など駆動能力をある程度犠牲にすることになる。

（発明が解決しようとする問題点） 本発明の目的は、前記の切り込み型絶縁ゲート
静電誘導トランジスタの欠点を克して特性を改善
し、より高速スイツチングを行うことができ消費
電力の少ない切み込み型絶縁エート静電誘導トラ
ンジスタを提供することである。

（問題点を解決するための手段） このため、本発明では、第１図ａに示すよう
に、切り込み型絶縁ゲート静電誘導トランジスタ
のＵ字型溝の側壁の表面近傍にのみ低不純物密度
のチヤネル領域１３を設け、バルク側のドレイン
領域１１とソース領域１２にはさまれたチヤネル
領域１３′は高不純物密度のものとする。バルク
側のチヤネル領域１３′の不純物密度は、通常の
使用状態においてドレイン電界の影響でドレイ
ン・ソース間にリーク電流が流れないように設定
する。

（作用） その結果、この様な構造においては、スレツシ
ヨルド電圧を増加させることなく、また、ドレイ
ン・ソース間のリーク電流を増加させることなく
短チヤネル化が行え、高速スイツチングを行うこ
とができ消費電力の少ない切り込み型絶縁ゲート
静電誘導トランジスタとなる。

（実施例） 第１図ａに本発明による切り込み型絶縁ゲート
静電誘導トランジスタの断面構造の１例を示す。
同図中の符号１０は半導体基板を示しており、そ
の主表面の一部にＵ字型の溝が設けられている。
そして、このＵ字型溝の中にＵ字型溝の側壁の上
端に接するようにドレイン領域１１が設けられ、
またＵ字型溝の側壁下端に接するようにソース領
域１２が設けられており、ドレイン領域１１にド
レイン電極１１′が接続されている。ドレイン領
域１１、ソース領域１２はそれぞれ10¹⁸〜10²¹cm
^-3程度の不純物密度を有しており、導電型はｐ型
でもｎ型でもかまわない。また、領域１１をソー
ス領域、領域１２をドレイン領域としてもかまわ
ない。チヤネル領域１３はＵ字型溝の側壁表面近
傍に設けられていて、10¹²〜10¹⁶cm^-3程度の不純
物密度を有する。その導電型はドレイン領域１１
及びソース領域１２と同一でも反対でもかまわな
いが、少なくともその動作領域の一部において、
ドレイン領域１１から広がつた空乏層がソース領
域１２に到達すべく、その導電型及び不純物密度
が前記Ｕ字型溝の深さとともに決定される。そし
て、チヤネル領域１３に隣接してドレイン領域１
１とソース領域１２の間にはバルク側のチヤネル
領域１３′が設けられており、ドレイン領域１１
及びソース領域１２とは反対の導電型を有してい
て、ドレイン電界の影響でドレイン・ソース間に
リーク電流が流れないようにその不純物密度が設
定される。チヤネル領域１３に接して酸化膜等の
ゲート絶縁膜１４が設けられており、100〜1000
Å程度の膜厚を有する。そして、ゲート絶縁膜１
４の反対側には金属や多結晶シリコン等からなる
ゲート電極１４′が設けられている。なお、第１
図ａ中の符号１５はフイールド酸化膜を示してい
る。

このようなＵ字型溝側壁表面近傍のチヤネル領
域１３は、Ｕ字型溝を掘り込み後、エピタキシヤ
ル成長を行うことによつて形成でき、やはり成膜
の精度で厚さの制御ができる。特に、成長方法と
して分子層エピタキシー（MLE：Molecular
Layer Epitaxy）を用いれば、低温成長が行える
ため、不純物の再分布も少なく、また、成膜の精
度も１分子層のオーダーまで高まる。

第１図ｂに、本発明による切り込み型絶縁ゲー
ト静電誘導トランジスタのゲート電圧−ドレイン
電流特性を従来型と比較して示す。この場合は、
チヤネル長約0.5μｍ、チヤネル不純物ドーズ量約
４×10¹³cm^-2、ゲート酸化膜厚約250Åに設計さ
れている。従来型と同じバルク側チヤネルの不純
物密度においても、スレツシヨルド電圧を下げる
ことができる。

本発明の切り込み型絶縁ゲート静電誘導トラン
ジスタを相補型絶縁ゲート集積回路に応用した場
合の１ゲートの断面構造側を第２図に示す。半導
体基板２０中のＮチヤネル・トランジスタは、
n⁺ドレイン領域２１、N⁺ソース領域２３、チヤ
ネル領域２５、バルク側のチヤネル領域２５′、
ドレイン電極２１′、ゲート絶縁膜２７、ゲート
電極２７′を有しており、Ｐチヤネル・トランジ
スタは、p⁺ドレイン領域２２、p⁺ソース領域２
４、チヤネル領域２６、バルク側のチヤネル領域
２６′、ドレイン電極２２′、ゲート絶縁膜２７、
ゲート電極２７′を有している。n⁺ドレイン領域
２１、p⁺ドレイン領域２２、n⁺ソース領域２３、
p⁺ソース領域２４はそれぞれ10¹⁸〜10²¹cm^-3程度
の不純物密度を有する。チヤネル領域２５，２６
はそれぞれ10¹²〜10¹⁶cm^-3程度の不純物密度を有
し、少なくともその動作領域の一部において、ド
レイン領域２１，２２から広がつた空乏層がソー
ス領域２３、２４に到達すべく、その不純物密度
が前記Ｕ字型溝の深さとともに決定される。バル
ク側のチヤネル領域２５′，２６′はドレイン領域
２１，２２及びソース領域２３，２４とは反対の
導電型を有し（したがつて、領域２５′はｐ型、
領域２６′はｎ型）、ドレイン電界の影響でドレイ
ン・ソース間に電流が流れないように不純物密度
が設定される。酸化膜等のゲート絶縁膜２７は
100〜1000Å程度の膜厚を有する。なお、図中の
２８はフイールド酸化膜を示している。また、Ｐ
チヤネル・トランジスタとＮチヤネル・トランジ
スタを分離するためのｐウエル２９が設けてあ
る。ゲート電極２７′が論理入力、ドレイン電極
２１′，２２′が論理出力であり、電源電圧はソー
ス領域２３と２４の間に加えられる。

短チヤネル化によつて、ドレイン電圧の静電誘
導効果がソース領域に及びやすくして素子の駆動
能力を増加させても、本発明の切り込み型絶縁ゲ
ート静電誘導トランジスタは、バルク側のチヤネ
ル領域２５′，６′の不純物密度を適当に選択する
ことによつて、オフ時のリーク電流を小さくする
ことができ、スタンバイ・パワーを減らすことが
できる。したがつて、高速かつ低消費電力の相補
型絶縁ゲート集積回路を提供することができる。

（発明の効果） 以上の様に、本発明においては、従来の切り込
み型絶縁ゲート静電誘導トランジスタの欠点を改
良し、短チヤネル化されドレイン電圧の静電誘導
効果が十分に得られる場合においても、不要なド
レイン・ソース間電流を減少させることができ
る。したがつて、本発明は、高速スイツチングを
行うことができ消費電力の少ない切り込み型絶縁
ゲート静電誘導トランジスタを提供することがで
き、このトランジスタを用いて高速・低消費電力
の絶縁ゲート型トランジスタ集積回路を提供する
ことができ、その工業的価値は大きい。

【図面の簡単な説明】

第１図は本発明の切り込み型絶縁ゲート静電誘
導トランジスタの１実施例を示すもので、同図ａ
は断面構造図、同図ｂはドレイン電流−ゲート電
圧特性の１例を示すものである。第２図は本発明
の切り込み型絶縁ゲート静電誘導トランジスタを
用いた集積回路の１実施例の断面構造図である。
第３図は従来の切り込み型絶縁ゲート静電誘導ト
ランジスタの１例を示すもので、同図ａは断面構
造図、同図ｂはドレイン電流−ドレイン電圧特性
の１例、同図ｃはドレイン電流−ドレイン電圧特
性の他の例を示すものである。 １０，２０，３０：半導体基板、１１，２１，
２２，３１：ドレイン領域、１２，２３，２４，
３２：ソース領域、１３，２５，２６：チヤネル
領域、１３′，２５′，２６′：バルク側のチヤネ
ル領域、１１′，２１′，２２′，３１′：ドレイン
電極、１４，２７，３４：ゲート絶縁膜、１４′，
２７′，３４′：ゲート電極、１５，２８，３５：
フイールド酸化膜、２９：ｐウエル。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の主表面にＵ字型溝を有し、前記
   Ｕ字型溝の側壁上端の少なくとも一部に接する様
   に設けられた高不純物密度のドレイン領域と、前
   記Ｕ字型溝の側壁下端の少なくとも一部に接する
   様に設けられた高不純物密度のソース領域と、前
   記Ｕ字型溝の側壁表面近傍に設けられた低不純物
   密度の第１チヤネル領域と、前記ドレイン領域と
   前記ソース領域にはさまれ前記ドレイン領域及び
   前記ソース領域の導電型とは異なる導電型の第２
   チヤネル領域とを有し、前記第２チヤネル領域を
   流れる電流をなくすようにその不純物密度を設定
   し、前記第１チヤネル領域を流れる電流を前記Ｕ
   字型溝の少なくとも一部に設けられた絶縁ゲート
   で制御することを特徴とする切り込み型絶縁ゲー
   ト静電誘導トランジスタ。 ２ 前記第１チヤネル領域は前記Ｕ字型溝の側壁
   にエピタキシヤル成長によつて形成されたもので
   あることを特徴とする特許請求の範囲第１項記載
   の切り込み型絶縁ゲート静電誘導トランジスタ。 ３ ドレイン領域とソース領域を入れ換えたこと
   を特徴とする特許請求の範囲第１項又は第２項記
   載の切り込み型絶縁ゲート静電誘導トランジス
   タ。 ４ 前記トランジスタが半導体集積回路の構成要
   素の少なくとも一部をなしていることを特徴とす
   る特許請求の範囲第１項から第３項いずれかに記
   載の切り込み型絶縁ゲート静電誘導トランジス
   タ。