JPS63133254A

JPS63133254A - 電子機器

Info

Publication number: JPS63133254A
Application number: JP61282401A
Authority: JP
Inventors: Akira Ito; 亮伊藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-11-26
Filing date: 1986-11-26
Publication date: 1988-06-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、電子タイプライタ−の文書の記憶等に用いら
れる電子機器に関するものである。

従来の技術従来から電子タイプライタ−やワードプロセッサは、多
量の文書を記憶でき、かつ高速なデータ転送や表示等が
可能なものが要求されている。特に表示装置については
、従来がらある陰極線管ディスプレイ（以下、ＣＲＴと
略称する。）に加え、洋々ならのが開発され、電子タイ
プライタ−への応用が高まりつつある。

以下に従来の電子タイプライタ−について説明する。

第４図は従来の電子タイプライタ−のメモリマツプであ
り、アトＬｚス６０００〜６ＦＦＦ　＜１６進数表示。

）は中央処理装置（以下、ＣＰＵと路体する。図では省
略されている。）が演算のためにデータを一時的に出入
するワークエリア、アドレス７０００〜７ＦＦＦは入力
・更新された文書を記憶するテキストエリア〈以下、Ｔ
ＸＴと略称する。）であり、ＴＸＴはＣＰＵがバンク切
り換えを行うことにより、同じアドレスエリアでＴＸＴ
Ｏ〜１５（バンク＃０〜バンク＃Ｆ（１６進数表示。）
に対応する。）を選択してアクセスできるように構成さ
れている。ＣＰＵかＴＸＴのアクセスを行う場合には、
まずデータ線にバンクを指定するデータを出力した後、
アクセスを行う。

又、アトＬ、ス８０００〜８７ＦＦはＣＲＴ！：：表示
を行うために、情報交換用米国標準コード（以下、ＡＳ
ＣＩＩコードと略称する。）等の文字コードから成る文
書を記憶しているランダムアクセス可能なビデオメモリ
（以下、Ｖ−ＲＡＭと略称する。）、アドレス８８００
〜８ＦＦＦはランダムアクセス可能なアトリビュートメ
モリ（以下、Ａ−ＲＡＭと略称する。）に対応しており
、八−ＲＡ　ＭにはＶ−ＲＡＭに記憶されている文字に
アンダーラインが付されているかどうか、表示の白黒が
反転された文字かどうか、ボールド文字かどうか等の文
字の表現情報が記憶されている。

発明が解決しようとする問題点しかしながら上記従来の構成では、バンク＃０〜＃Ｆの
間でデータのやりとりを行う場合、ＣＰＵはバンクを切
り換えてはアドレスを指定し、データを読出し、再びバ
ンクを指定し、アドレスを指定し、データを書き込むこ
とになるため、非常に時間がかかるという問題点を有し
ていた。

問題点を解決するための手段本発明は、ダイナミックメモリアクセスコントローラ（
以下、ＤＭＡＣと略称する。）と、それぞれが複数の記
憶領域を有する複数の群に分かれた記憶手段と、中央処
理手段の出力データに従い群を指定する群指定手段を備
え、複数の群のそれぞれにＣＰＵの同じアドレス領域を
割当て、ＣＰＵが予め群を指定した後アドレスを指定し
記憶領域をアクセスするよう構成し、記憶手段のすべて
の記憶領域をそれぞれＤＭＡＣの異なるアドレスに割当
てたものである。

作　　用上記構成により、複数の記憶領域が直接Ｄ〜ＩＡＣの異
なるアドレスに対応しているため、ＣＰＵがバンク切り
換えを行わなくても高速でデータの処理を行うことがで
きる。

実　　施　　例第１図は本発明の一実施例における電子タイプライタ−
の回路図である。図において１はＣＰＵであＱ、ＣＰＵ
Ｉにはアドレスの指定及びデータの送受信のためのＡ＆
Ｄ線、ＢＥ線、及び周辺機器からデータのやりとりを行
うためのＲＤ線及びＷＲ線が接続されている。２はＡ＆
Ｄ線のうち４本のデータ線Ｄｏ−Ｄ３及びＢＥ線、ＷＲ
線が接続されたスリーステートラッチ、ＲＯ−Ｒ３はス
リーステートラッチ２の出力線に一端を接続され、他端
を＋５■の電源（図では省略されている。）に接続され
た抵抗、３はスリーステートラッチ２がラッチしたデー
タ線Ｄｏ−Ｄ３の信号をデコードして、ボートＹｌ−Ｙ
３に出力するデコーダであり、ボートＹ１はバンクｔｔ
Ｏ〜＃７、ボートＹ２は＃８〜＃Ｆ１ボートＹ３はバン
ク＃Ｆのみをアクセス可能な状態にする場合に用いらｔ
する。４１４ＮＯＲ／ｒ’−１−１５，１４はＯＲゲー
ト、６．７はそれぞれデコーダ３のボートＹ１、Ｙ２が
チップイネーブルボート（以下、ＣＥ、！：略称する。

）に接続され、Ａ＆Ｄ線のうちＡＯ−Ａ１１、Ｄｏ−Ｄ
７が接続された２５６にビットのランダムアクセスメモ
リ（以下、ＲＡＭと略称する。）、１３はＣＲＴ、８は
ＣＲＴ１３の走査データを出力するＣＲＴコントローラ
であり、ＣＲＴコントローラ８にはアドレス線ＭＡＯ−
ＭＡ１１が接続されており、操作に伴いＣＲＴ１３上の
位置に対応するアドレスが次々と出力される。

９はマルチプレクサ（以下、ＭＰＸと略称する。）、１
０１１１は表示用のＶ−ＲＡＭとＡ−ＲＡＭであり、マ
ルチプレクサ９により、アドレス線ＡＯ−Ａｌｌ、及び
ＭＡＯ〜ＭΔ１１のそれぞれの指定するアドレスのいず
れかが選択され、”ｔｌ−ＲＡＭＩ　Ｏ及びＡ−ＲＡＭ
Ｉ　１がアクセスされる。なお、このアクセスの方法と
してはサイクルスチール方法が用いられている。このサ
イクルスチール方法とはＣＲＴ１３への走査データの出
力とデータの書き換えを、１文字の走査の時間の半分の
時間ごとに交互に行うものである。１２はＣＲＴ１３の
走査データの出力と、ＣＰＵＩの走査データの書き換え
のタイミングが一致して表示画面がフリッカを起こすの
を防止するために、タイミングを合わせなからＶ［ＤＥ
○信号を出力するパスアービタ、１５はスリーステート
バッファ、１６はＤＭＡＣである。

以上のように構成された本実施例の電子タイプライタ−
について、以下にその動作について説明する。

ＣＰＵＩがデータのやりとりを行う場合のメモリマツプ
を第２図に示す。図において、アドレスｏｏｏｏ〜ＦＦ
ＦＦはＣＰＵＩのアクセス可能なアドレス領域を示して
おり、アドレス５０００〜５ＦＦＦはワークエリア１で
あり、ワークエリア１に対応するメモリは第１図には示
されていない。アドレス６ｏ○０〜６ＦＦＦはワークエ
リア２、アドレス７０００〜７ＦＦＦはＴＸＴエリアで
あり、ＴＸＴエリア１〜１５はバンクとなっており、Ｃ
ＰＵ１はバンク＃１〜ｇＦ　（１６進数表示。）のうち
のＬつを指定した後にアクセスすることが可能となる。

ここでワークエリア２及びＴＸＴｉ５に対応するバンク
＃Ｆをアクセスする場合、ＣＰＵ　ｌは６０００〜６Ｆ
ＦＦのワークエリア２のアドレスを指定することによっ
ても、バンク＃７を指定した後に７０００〜７ＦＦＦの
アドレスを指定することによってもアクセス可能である
。これはアドレスの最上位のアドレスの６が指定された
時にはバンク＃Ｆが無条件に指定されることにより行わ
れる。

ＣＰＵＩがＴ　Ｘ　Ｔ　Ｏ〜１５をアクセスする場合、
ＣＰＵＩはＢＥ線にＯＶ（以下、Ｌレベルと略称する。

）の信号を出力し、スリーステートラッチ２を動作可能
な状態にする。次にデータ線ＤＯ〜Ｄ３にバンク＃１〜
μ７のうちの１つを示す信号を出力し、スリーステート
ラッチ２にラッチさせる。デコーダ３はスリーステート
ラッチ２のラッチした値をデコードし、バンク＃１〜＃
７が指定された場合ボートＹ１をＬレベルにし、バンク
＃８〜＃Ｅが指定された場合ボートＹ２をＬレベルにし
、バンク＃Ｆが指定された場合ボートＹ２及びＹ３をＬ
レベルにする。ボートＹ１〜Ｙ３はそれぞれＲＡＭ６及
び７のデツプイネーブルボートに接続されており、ＲＡ
Ｍ６及び７のいずれかがアクセス可能となる。

またＣＰＵＩの出力したバンクを指定するデータはＲＡ
Ｍ６及び７のアドレスボートＡｐ１２〜１４に加えられ
ている。

次にＣＰＵ１は書込許可ボートＷ　Ｒまたは読込許可ボ
ートＲＥをＬレベルにし、アドレスを指定してメモリの
内容を読み書きする。

次にＣＲＴへの表示について説明する。

ＣＲＴ１３から送られて（るキャラクタ−クロック信号
ＣＨＲＣＬＫに従い、ＣＲＴコントローラ８はＣＲＴ１
３上の文字のアドレスを走査が行われる順にアドレス線
ＭＡＯ〜１１に次々と出力する。表示を行う間はＭＰＸ
９は端子Ｂに接続されたアドレス線ＭＡＯ−ＭＡ　１１
のアドレスをボートＹより出力しており、Ｖ−ＲＡＭＩ
Ｏ及びＡ−ＲＡＭＩＩはこのアドレスに対応するＣＲＴ
１３上の位置の文字の１へ５Ｃ１１コードを出力する。

パスアービタ１２はこのＡＳＣＩＩコードに対応する文
字の形を発生し、この形の中のＣＲ，Ｔ１３が走査する
横１列の情報をＶ　Ｉ　ＤＥＯ信号としてＣＲＴ１３に
出力する。このＶ　Ｉ　Ｄ　Ｅ　Ｏ信号に従いＣＲＴ１
３は１文字の１走査線分を走１７し、表示を行う。

次にＤＭＡＣ１６が各バンク間の情報をやりとりする場
合について説明する。

ＣＰＵＩは、データの転送元のバンクとアドレス、及び
データの転送先のバンクとアドレスをＤＭ　Ａ　Ｃ１６
に指定する。次にＤ　ＭＡアクノリッジり　Ｍ　Ａ　Ａ
端子に信号を出力し、ＤＭＡＣ１６の動作を開始させる
。ＤＭＡＣ１６はデータの転送元と転送先のバンクをＲ
Ａ　Ｍ　６及び７のアドレスに変換してアドレス線Ａ１
２〜１５に出力する。第３園はＤＭＡＣ１６が処理を行
う場合の、ＲＡ　Ｎ、１６及び７のアドレスマツプであ
る。この７′ドレスをデコーダ３かデコードし、ＲＡＭ
６及び７のいずれかを動作可能な状態とし、Ｄ　Ｍ　／
’Ｉ　Ｃ１６は同時にアドレスイネーブル端子ＡＥＮに
＋５Ｖ（以下、ト（レベルと略称する。）を出力し、メ
モリ書込許可ボートＭ　Ｅ　Ｍ　Ｗ及び読出許可ボート
Ｍ　Ｅ　ＭＲの出力が、Ｒ，Ａ　Ｍ　６及び７に伝わる
ようにした後、アドレスを指定してアクセスを行う。

データの転送がすべて終わると、ＤＭＡＣ１６はＤＭＡ
リクエスト端子ＤＭＡＲに信号を出力し、ＣＰＵＩにデ
ータの転送が終了したことを知らせる。このＤＭＡリク
エスト端子ＤＭＡＲはＣＰＵＩの割り込みボートに接続
されている。この割り込みボートはフロッピーディスク
装置の制御などのド祭に用いられるもので、フロッピー
ディスクの読み書きの時間に他の仕事を行う場合に用い
られる。

フロッピーディスク装置の制御の場合と異なり、このＤ
ＭＡ　１６によるデータの転送の場合、アドレス線及び
データ線かＤＭＡＣ１６に占有されるため、他の仕事は
行い難いが、ＣＰＵ１内部に多くのレジスタを持ったも
のや、ＤＭＡＣ１６の動作時にはＲＡＭ６及び７をＣＰ
ＵＩのＡ＆Ｄ線から切り離すよう構成すれば他の仕事を
行うことも容易に可能である。

次にＤＭＡＣ１６により、ＲＡＭ７のバンク＃Ｆのデー
タを用いてＶ−ＲＡＭＩＯおよびＡ−ＲＡＭＩＩの内容
を書き替える場合について説明する。

上記の通り、ＣＲＴ１３から送られて（るキャラクタ−
クロックＣ）！ＲＣＬＫの半分の時間は表示のために使
われているため、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩ　１
の書き替えはキャラクタ−クロックＣｌ（ＲＣＬ　Ｋの
残りの時間に行なわれる。このため、表示の間はバスア
ービタ１２のレディ端子ＲＥＡＤＹより信号が出力され
、ＤＭＡＣ１６は出力状態を維持したまま動作を停止す
るように構成されている。またこの時第３図のメモリマ
ツプに示すように、Ｖ−ＲＡＭＩＯ及び八−ＲＡ　Ｍｌ
ｌはバンク＃Ｆと同じアドレスに割当てられており、バ
ンク＃Ｆを読出し専用、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ
ＩＩを書き込み専用とすることにより、ＤＭＡＣ１６の
アドレス線数を増やすことす＜　、Ｖ−ＲＡＭ　１０及
びＡ−ＲＡＭＩ　１を７）’レスに割当てている。

まずＤＭＡＣ１６はアドレスイネーブル端子ＡＥＮ及び
メモリ読込許可端子ＭＥＭＲに信号を出力し、ＲＡＭ６
及び７を読出可能な状骨にする。

次にバンク＃Ｆのアドレスを指定し、データを読み出す
。

次にこのデータをＶ−ＲＡＭＩＯ及びＡ−ＲＡＭｌｌに
書き込む場合、ＤＭＡＣ１６はアドレスイネーブル端子
ＡＥＮ及び書込許可端子ＭＥＭＷに信号を出力し、バン
ク＃７のアドレスを指定しているため、ＮＯＲゲート４
及びＯＲゲート５（こより、ＲＡＭ７は書き込み不可能
となっている。

表示のための走査データがＶ−ＲＡＭＩＯ及びｌ＼−Ｒ
ＡＭＩＩから出されている間は、バスアービタ１２の出
力するレディ信号によりＤＭＡＣｌ６は動作を中断して
いる。次にキャラクタクロック信号ＣＩ（ＲＣＬ　Ｋの
半分の時間の間、このレディ信号は出力されず、この間
にＤＭＡＣ１６はアドレス線数Ｏ−Ａｌｌにアドレスを
出力する。

このときＭＰＸ９は端子Ａのデータを出力してい゛るた
め、Ｖ　−ＲＡ　Ｍ　１０　及びＡ−ＲＡＭＩＩ（７）
７ドレスがアドレス線ＡＯ−Ａｌｌのデータにより指定
される。またこのとき、バスアービタ１２はＶ−ＲＡＭ
Ｉ　Ｏ及びＡ−ＲＡＭＩ　１のライトイネーブル端子Ｗ
Ｅの１つにライトイネーブル信号を出力しており、Ｖ−
ＲＡＭＩＯ及びＡ−ＲＡＭ１１のうちの１つが書き込み
可能となる。次にＤＭＡＣ１６はデータ線Ｄｏ−Ｄ７に
データを出力し、このデータがバスアービタ１２を介し
てＶ−ＲＡＭＩＯ又はＡ−ＲＡＭＩ　１に書き込まれる
。

なお本実施例では、バンク切り換えを行うことにより、
ＣＰＵ１のアドレス数より多くのメモリをアクセスする
ことが可能で、より多（の文書を３己１°巨することが
できるだ（すでな（、このバンク切り換えにより生じる
処理速度の遅れを、ＤＭＡＣ１６を用いてそれぞれのバ
ンクのメモリにＤＭＡＣ１６のアドレスを付したことに
より、ＤＭＡＣ１Ｇでバンク切り換えを行わず高速でデ
ータのやりとりを行い解決している。

発明の効果本発明は、ＤＭＡＣと、それぞれが複数の記憶領域を有
する複数の群に分かれた記憶手段と、中央処理手段の出
力データに従い群を指定する群指定手段を備え、複数の
群のそれぞれにＣＰＵの同じアドレス領域を割当て、Ｃ
ＰＵが予め群を指定した後アドレスを指定し記憶領域を
アクセスするよう構成し、記憶手段のすべての記憶領域
をそれぞれＤ　Ｍ　Ａ　Ｃの異なるアドレスに割当てた
ものであり、複数の記憶領域が直接ＤＭＡＣの異なるア
ドレスに対応しているため、ＣＰＵがバンク切り換えを
行わなくても高速でデータの処理を行うことができ、多
量のデータをアドレス線を増やすことな（記憶でき、さ
らにその処理速度を早めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における電子タイプライタ−
の回路図、第２図は同ＣＰＵ処理時のメモリマツプ、第
３図は同ＤＭＡＣ処理時のメモリマツプ、第４図は従来
の電子タイプライタ−のメモリマツプである。 ■・・・ＣＰＵ。６．７・・・ＲＡＭ。８・・・ＣＲＴコントローラ、１０・・・Ｖ−ＲＡＭ。１１・・・Ａ−ＲＡＭ。１２・・・バスアービタ、１３・・・ＣＲＴ。１６・・・ＤＭＡＣ代理人の氏名　弁理士　中尾敏男　はか１名図ａ）ワ１０−

Claims

【特許請求の範囲】

中央処理手段と、ダイナミックメモリアクセスコントロ
ーラと、それぞれが複数の記憶領域を有する複数の群に
分かれており前記中央処理手段及び前記ダイナミックメ
モリアクセスコントローラによりアクセスされる記憶手
段と、前記中央処理手段の出力データに従い前記群を指
定する群指定手段を備え、前記複数の群のそれぞれに前
記中央処理手段の同じアドレス領域を割当て、前記中央
処理手段が前記群指定手段を用いて予め群を指定した後
アドレスを指定し記憶領域をアクセスするよう構成し、
前記記憶手段のすべての記憶領域をそれぞれ前記ダイナ
ミックメモリアクセスコントローラの異なるアドレスに
割当てたことを特徴とする電子機器。