JPS63133187A - 表示装置 - Google Patents
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- JPS63133187A JPS63133187A JP61282402A JP28240286A JPS63133187A JP S63133187 A JPS63133187 A JP S63133187A JP 61282402 A JP61282402 A JP 61282402A JP 28240286 A JP28240286 A JP 28240286A JP S63133187 A JPS63133187 A JP S63133187A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子タイプライタ−の文書の表示等に用いら
れる表示装置に関するものである。
れる表示装置に関するものである。
従来の技術
従来から電子タイプライタ−やワートプロセッザは、多
量の文書を記憶でき、かつ高速なデータ転送や表示等が
可能なものが要求されている。特に表示装置については
、従来からある陰極線管ディスプレイ（以下、ＣＲＴと
略称する。）に加え、様々なものが開発され、電子タイ
プライタ−への応用が高まりつつある。
量の文書を記憶でき、かつ高速なデータ転送や表示等が
可能なものが要求されている。特に表示装置については
、従来からある陰極線管ディスプレイ（以下、ＣＲＴと
略称する。）に加え、様々なものが開発され、電子タイ
プライタ−への応用が高まりつつある。
以下に従来の電子タイプライタ−について説明する。
第４図は従来の電子タイプライタのメモリマツプであり
、アドレス６０００〜６ＦＦＦ （１６進数表示。）は
中央処理装置（以下、ＣＰＵと略称する。（図では省略
されている。））が演算のためにデータを一時的に出入
するワークエリア、アドレス７０００〜７ＦＦＦは入力
・更新された文書を記憶するテキストエリア（以下、Ｔ
ＸＴと略称する。）であり、ＴＸＴはＣＰＵがバンク切
り換えを行うことにより、同しアドレスエリアてＴＸＴ
Ｏ〜１５（バンク＃０〜バンク＃Ｆ（１６進数表示。）
に対応する。）を選択してアクセスできるように構成さ
れている。ＣＰＵがＴＸＴのアクセスを行う場合には、
まずデータ線にノくンクを指定するデータを出力した後
、アクセスを行う。
、アドレス６０００〜６ＦＦＦ （１６進数表示。）は
中央処理装置（以下、ＣＰＵと略称する。（図では省略
されている。））が演算のためにデータを一時的に出入
するワークエリア、アドレス７０００〜７ＦＦＦは入力
・更新された文書を記憶するテキストエリア（以下、Ｔ
ＸＴと略称する。）であり、ＴＸＴはＣＰＵがバンク切
り換えを行うことにより、同しアドレスエリアてＴＸＴ
Ｏ〜１５（バンク＃０〜バンク＃Ｆ（１６進数表示。）
に対応する。）を選択してアクセスできるように構成さ
れている。ＣＰＵがＴＸＴのアクセスを行う場合には、
まずデータ線にノくンクを指定するデータを出力した後
、アクセスを行う。
又、アドレス８０００〜８７ＦＦはＣＲＴに表示を行う
ために、情報交換用米国標準コード（以下、ＡＳＣＩ
Ｉコードと略称する。）等の文字コードから成る文書を
記憶しているランダムアクセス可能なビデオメモリ（以
下、Ｖ−ＲＡＭと略称する。）、アドレス８８００〜８
ＦＦＦはランダムアクセス可能なアトリビュートメモリ
（以下、Ａ−ＲＡＭと略称する。）に対応しており、Ａ
−ＲＡＭにはＶ−ＲＡＭに記憶されている文字にアンダ
ーラインが付されているかどうか、表示の白黒が反転さ
れた文字かどうか、ボールド文字かどうか等の文字の表
現情報が記憶されている。
ために、情報交換用米国標準コード（以下、ＡＳＣＩ
Ｉコードと略称する。）等の文字コードから成る文書を
記憶しているランダムアクセス可能なビデオメモリ（以
下、Ｖ−ＲＡＭと略称する。）、アドレス８８００〜８
ＦＦＦはランダムアクセス可能なアトリビュートメモリ
（以下、Ａ−ＲＡＭと略称する。）に対応しており、Ａ
−ＲＡＭにはＶ−ＲＡＭに記憶されている文字にアンダ
ーラインが付されているかどうか、表示の白黒が反転さ
れた文字かどうか、ボールド文字かどうか等の文字の表
現情報が記憶されている。
発明が解決しようとする問題点
しかしながら上記従来の構成では、アドレス数を増やす
ことなく機能や速度を上げようとした場合、ＣＰＵがバ
ンク切り換えなしに直接アクセスできるメモリが要求さ
れるのにも拘わらず、ｖ−ＲＡＭ及びＡ−ＲＡＭさえも
直接アクセスできるようになっていたため、ｖ−ＲＡＭ
及びＡ−ＲＡＭのためｌミ多くのアドレスを割く必要が
あり、他の処理のためのアドレスが不足するという問題
点を有していた。
ことなく機能や速度を上げようとした場合、ＣＰＵがバ
ンク切り換えなしに直接アクセスできるメモリが要求さ
れるのにも拘わらず、ｖ−ＲＡＭ及びＡ−ＲＡＭさえも
直接アクセスできるようになっていたため、ｖ−ＲＡＭ
及びＡ−ＲＡＭのためｌミ多くのアドレスを割く必要が
あり、他の処理のためのアドレスが不足するという問題
点を有していた。
問題点を解決するための手段
本発明は、表示に対応するデータを記憶する第１の記憶
手段と、第１の記憶手段へデータの転送を行うデータ転
送手段と、データ転送手段によりアクセスされ修正デー
タを記憶する第２の記憶手段を備え、データ処理転送手
段が第２の記憶手段の修正データを第１の記憶手段に転
送する場合、第１の記憶手段が書き込み専用となり、第
２の記憶手段が読み出し専用となるとともに、第１の記
憶手段と第２の記憶手段を同じアドレスに対応させるも
のである。
手段と、第１の記憶手段へデータの転送を行うデータ転
送手段と、データ転送手段によりアクセスされ修正デー
タを記憶する第２の記憶手段を備え、データ処理転送手
段が第２の記憶手段の修正データを第１の記憶手段に転
送する場合、第１の記憶手段が書き込み専用となり、第
２の記憶手段が読み出し専用となるとともに、第１の記
憶手段と第２の記憶手段を同じアドレスに対応させるも
のである。
作 用
上記構成により、アドレス線の本数を同じにしておいて
も、いままでＶ−ＲＡＭ及びＡ−ＲＡＭに締められてい
たアドレスが空くことになり、広い記録領域を取ること
ができる。
も、いままでＶ−ＲＡＭ及びＡ−ＲＡＭに締められてい
たアドレスが空くことになり、広い記録領域を取ること
ができる。
実施例
第１図は、本発明の一実施例における電子タイプライタ
−の回路図である。図において１はＣＰＵであり、ＣＰ
Ｕ１にはアドレスの指定及びデータの送受信のためのＡ
＆Ｄ線、ＢＥ線、及び周辺機器からデータのやりとりを
行うためのＲＤ線及びＷＲ線が接続されている。２はＡ
＆Ｄ線のうち４本のデータ線Ｄ○〜Ｄ３及びＢＥ線、Ｗ
Ｒ線が接続されたスリーステートラッチ、ＲＯ−Ｒ３は
スリーステートラッチ２の出力線に一端を接続され、他
端を＋５ｖの電源（図では省略されている。）に接続さ
れた抵抗、３はスリーステートラッチ２がラッチしたデ
ータ線Ｄｏ〜Ｄ３の信号をデコードして、ボートＹ１〜
Ｙ３に出力するデコーダであり、ボートＹ１はバンク＃
Ｏ〜＃７、ボートＹ２は＃８〜＃Ｆ１ボートＹ３はバン
ク＃Ｆのみをアクセス可能な状態にする場合に用い＝
４ ＝ られる。４はＮＯＲゲート、５．１４はＯＲゲート、６
．７はそれぞれデコーダ３のボートＹ１、Ｙ２がチップ
イネーブルボート（以下、ＣＥと略称する。）に接続さ
れ、Ａ＆Ｄ線のうちＡＯ〜Ａ１１、ＤＯ−Ｄ７が接続さ
れた２５６にビットのランダムアクセスメモリ（以下、
ＲＡＭと略称する。）、１３はＣＲＴ、８はＣＲＴ１３
の走査データを出力するＣＲＴコントローラであり、Ｃ
ＲＴコントローラ８にはアドレス線ＭＡＯ−ＭＡ１１が
接続されており、走査に従いＣＲＴ１３上の位置に対応
するアドレスが次々と出力される。
−の回路図である。図において１はＣＰＵであり、ＣＰ
Ｕ１にはアドレスの指定及びデータの送受信のためのＡ
＆Ｄ線、ＢＥ線、及び周辺機器からデータのやりとりを
行うためのＲＤ線及びＷＲ線が接続されている。２はＡ
＆Ｄ線のうち４本のデータ線Ｄ○〜Ｄ３及びＢＥ線、Ｗ
Ｒ線が接続されたスリーステートラッチ、ＲＯ−Ｒ３は
スリーステートラッチ２の出力線に一端を接続され、他
端を＋５ｖの電源（図では省略されている。）に接続さ
れた抵抗、３はスリーステートラッチ２がラッチしたデ
ータ線Ｄｏ〜Ｄ３の信号をデコードして、ボートＹ１〜
Ｙ３に出力するデコーダであり、ボートＹ１はバンク＃
Ｏ〜＃７、ボートＹ２は＃８〜＃Ｆ１ボートＹ３はバン
ク＃Ｆのみをアクセス可能な状態にする場合に用い＝
４ ＝ られる。４はＮＯＲゲート、５．１４はＯＲゲート、６
．７はそれぞれデコーダ３のボートＹ１、Ｙ２がチップ
イネーブルボート（以下、ＣＥと略称する。）に接続さ
れ、Ａ＆Ｄ線のうちＡＯ〜Ａ１１、ＤＯ−Ｄ７が接続さ
れた２５６にビットのランダムアクセスメモリ（以下、
ＲＡＭと略称する。）、１３はＣＲＴ、８はＣＲＴ１３
の走査データを出力するＣＲＴコントローラであり、Ｃ
ＲＴコントローラ８にはアドレス線ＭＡＯ−ＭＡ１１が
接続されており、走査に従いＣＲＴ１３上の位置に対応
するアドレスが次々と出力される。
９はマルチプレクサ（以下、ＭＰＸと略称する。）、１
０．１１は表示用のｖ−ＲＡＭとＡ−ＲＡＭであり、マ
ルチプレクサ９により、アドレス線ＡＯ−Ａｌｌ、及び
Ｍ Ａ Ｏ−ＭΔ１１のそれぞれの指定するアドレスの
いずれかが選択され、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩ
１がアクセスされる。なお、このアクセスの方法とし
てはサイクルスチール方法が用いられている。このサイ
クルスチール方法とはＣＲＴ１３への走査データの出力
きデータの書き換えを、１文字の走査の時間の半分の時
間ごとに交互に行うものである。１２はＣＲＴ１３の走
査データの出力と、ＣＰＵＩの走査データの書き換えの
タイミングが一致して表示画面がフリッカを起こすのを
防止するために、タイミングを合わせながらＶＩＤＥＯ
信号を出力するパスアービタ、１５はスリーステートバ
ッファ、１６はＤＭＡＣである。
０．１１は表示用のｖ−ＲＡＭとＡ−ＲＡＭであり、マ
ルチプレクサ９により、アドレス線ＡＯ−Ａｌｌ、及び
Ｍ Ａ Ｏ−ＭΔ１１のそれぞれの指定するアドレスの
いずれかが選択され、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩ
１がアクセスされる。なお、このアクセスの方法とし
てはサイクルスチール方法が用いられている。このサイ
クルスチール方法とはＣＲＴ１３への走査データの出力
きデータの書き換えを、１文字の走査の時間の半分の時
間ごとに交互に行うものである。１２はＣＲＴ１３の走
査データの出力と、ＣＰＵＩの走査データの書き換えの
タイミングが一致して表示画面がフリッカを起こすのを
防止するために、タイミングを合わせながらＶＩＤＥＯ
信号を出力するパスアービタ、１５はスリーステートバ
ッファ、１６はＤＭＡＣである。
以上のように構成された本実施例の電子タイプライタ−
について、以下にその動作について説明する。
について、以下にその動作について説明する。
ＣＰＵＩがデータのやりとりを行う場合のメモリマツプ
を第２図に示す。図において、アドレス００００〜ＦＦ
ＦＦはＣＰＵ１のアクセス可能なアドレス領域を示して
おり、アドレス５０’ＯＯ〜５ＦＦＦはワークエリア１
であり、ワークエリア１に対応するメモリは第１図には
示されていない。アドレス６０００〜６ＦＦＦはワーク
エリア２、アドレス７０００〜７ＦＦＦはＴＸＴエリア
であり、ＴＸＴエリア１〜１５はバンクとなっており、
ＣＰＵ１はバンク＃１〜＃Ｆ（１６進数表示。）のうち
の１つを指定した後にアクセスすることが可能となる。
を第２図に示す。図において、アドレス００００〜ＦＦ
ＦＦはＣＰＵ１のアクセス可能なアドレス領域を示して
おり、アドレス５０’ＯＯ〜５ＦＦＦはワークエリア１
であり、ワークエリア１に対応するメモリは第１図には
示されていない。アドレス６０００〜６ＦＦＦはワーク
エリア２、アドレス７０００〜７ＦＦＦはＴＸＴエリア
であり、ＴＸＴエリア１〜１５はバンクとなっており、
ＣＰＵ１はバンク＃１〜＃Ｆ（１６進数表示。）のうち
の１つを指定した後にアクセスすることが可能となる。
ここでワークエリア及びＴＸＴ１５に対応するバンク＃
Ｆをアクセスする場合、ＣＰＵＩは６０００〜６ＦＦＦ
のワークエリア２のアドレスを指定することによっても
、バンク＃７を指定した後に７０００〜７ＦＦＦのアド
レスを指定することによってもアクセス可能である。こ
れはアドレスの最上位の６が指定された時にはバンク＃
Ｆが無条件に指定されることにより行われる。
Ｆをアクセスする場合、ＣＰＵＩは６０００〜６ＦＦＦ
のワークエリア２のアドレスを指定することによっても
、バンク＃７を指定した後に７０００〜７ＦＦＦのアド
レスを指定することによってもアクセス可能である。こ
れはアドレスの最上位の６が指定された時にはバンク＃
Ｆが無条件に指定されることにより行われる。
ＣＰＵＩがＴＸＴＯ〜１５をアクセスする場合、ＣＰＵ
ＩはＢＥ線１：ｍ０ＶＩＪ下、Ｌレベルと略称する。）
の信号を出力し、スリーステートラッチ２を動作可能な
状態にする。次にデータ線ＤＯ−Ｄ３にバンク＃１〜＃
７のうちの１つを示す信号を出力し、スリーステートラ
ッチ２にラッチさせる。デコーダ３はスリーステートラ
ッチ２のラッチした値をデコードし、バンク＃１〜＃７
が指定された場合ボートＹ１をＬレベルにし、パン＝
７− り＃８〜＃Ｅが指定された場合ボートＹ２をＬレベルに
し、バンク＃Ｆが指定された場合ボートＹ２及びＹ３を
Ｌレベルにする。ボートＹ１〜Ｙ３はそれぞれＲＡＭ６
及び７のチップイネーブルボートに接続されており、Ｒ
ＡＭ６及び７のいずれかがアクセス可能となる。
ＩはＢＥ線１：ｍ０ＶＩＪ下、Ｌレベルと略称する。）
の信号を出力し、スリーステートラッチ２を動作可能な
状態にする。次にデータ線ＤＯ−Ｄ３にバンク＃１〜＃
７のうちの１つを示す信号を出力し、スリーステートラ
ッチ２にラッチさせる。デコーダ３はスリーステートラ
ッチ２のラッチした値をデコードし、バンク＃１〜＃７
が指定された場合ボートＹ１をＬレベルにし、パン＝
７− り＃８〜＃Ｅが指定された場合ボートＹ２をＬレベルに
し、バンク＃Ｆが指定された場合ボートＹ２及びＹ３を
Ｌレベルにする。ボートＹ１〜Ｙ３はそれぞれＲＡＭ６
及び７のチップイネーブルボートに接続されており、Ｒ
ＡＭ６及び７のいずれかがアクセス可能となる。
また、ＣＰＵＩの出力したバンクを指定するデータはＲ
ＡＭ６及び７のアドレスボートＡ１２〜１４に加えられ
ている。
ＡＭ６及び７のアドレスボートＡ１２〜１４に加えられ
ている。
次にＣＰＵＩは書込許可ボートＷＲまたは読込許可ボー
トＲＥをＬレベルにし、アドレスを指定してメモリの内
容を読み書きする。
トＲＥをＬレベルにし、アドレスを指定してメモリの内
容を読み書きする。
次にＣＲＴへの表示について説明する。
ＣＲＴ１３から送られて（るキャラクタ−クロック信号
ＣＨＲＣＬＫに従い、ＣＲＴコントローラ８はＣＲＴ１
３上の文字のアドレスを走査が行われる順にアドレス線
ＭＡＯ〜１１に次々と出力する表示を行う間はＭＰＸ９
は端子Ｂに接続されたアドレス線ＭＡＯ−ＭＡＩＬのア
ドレスをボートＹより出力しており、Ｖ−ＲＡＭＩ Ｏ
及びＡ−−８＝ ＲＡＭ１１はこのアドレスに対応するＣＲＴ１３上の位
置の文字のＡＳＣＩＩコードを出力する。
ＣＨＲＣＬＫに従い、ＣＲＴコントローラ８はＣＲＴ１
３上の文字のアドレスを走査が行われる順にアドレス線
ＭＡＯ〜１１に次々と出力する表示を行う間はＭＰＸ９
は端子Ｂに接続されたアドレス線ＭＡＯ−ＭＡＩＬのア
ドレスをボートＹより出力しており、Ｖ−ＲＡＭＩ Ｏ
及びＡ−−８＝ ＲＡＭ１１はこのアドレスに対応するＣＲＴ１３上の位
置の文字のＡＳＣＩＩコードを出力する。
パスアービタ１２はこのＡＳＣＩＩコードに対応する文
字の形を発生し、この形の中のＣＲＴ１３が走査する横
一列の情報をＶＩＤＥＯ信号としてＣＲＴ１３に出力す
る。このＶ Ｉ ＤＥＯ信号に従いＣＲＴ１３は１文字
の１走査線分を走査し、表示を行う。
字の形を発生し、この形の中のＣＲＴ１３が走査する横
一列の情報をＶＩＤＥＯ信号としてＣＲＴ１３に出力す
る。このＶ Ｉ ＤＥＯ信号に従いＣＲＴ１３は１文字
の１走査線分を走査し、表示を行う。
次にＤＭＡＣ１６が各バンク間の情報をやりとりする場
合について説明する。
合について説明する。
ＣＰＴＪＩは、データの転送元のバンクとアドレス、及
びデータの転送先のバンクとアドレスをＤＭＡＣ１６に
指定する。次にＤＭＡアクノリッジＤＭＡＡ端子に信号
を出力し、ＤＭＡＣ１，６の動作を開始させる。ＤＭＡ
Ｃ１６はデータの転送元と転送先のバンクをＲＡＭ６
及び７のアドレスに変換してアドレス線Ａ１２〜１５に
出力する。第３図はＤＭＡＣ１６が処理を行う場合の、
ＲＡ Ｍ６及び７のアドレスマツプである。このアドレ
スをデコーダ３がデコードし、ＲＡＭ６及び７のい−Ｉ
Ｏ＝ ずれかを動作可能な状態とし、ＤＭＡＣ１６は同時にア
ドレスイネーブル端子ＡＥＮに＋５Ｖ（以下、Ｈレベル
と略称する。）を出力し、メモリ書込許可ボートＭＥＭ
Ｗ及び読出許可ボートＭＥＭＲの出力が、ＲＡＭ６及び
７に伝わるようにした後、アドレスを指定してアクセス
を行う。
びデータの転送先のバンクとアドレスをＤＭＡＣ１６に
指定する。次にＤＭＡアクノリッジＤＭＡＡ端子に信号
を出力し、ＤＭＡＣ１，６の動作を開始させる。ＤＭＡ
Ｃ１６はデータの転送元と転送先のバンクをＲＡＭ６
及び７のアドレスに変換してアドレス線Ａ１２〜１５に
出力する。第３図はＤＭＡＣ１６が処理を行う場合の、
ＲＡ Ｍ６及び７のアドレスマツプである。このアドレ
スをデコーダ３がデコードし、ＲＡＭ６及び７のい−Ｉ
Ｏ＝ ずれかを動作可能な状態とし、ＤＭＡＣ１６は同時にア
ドレスイネーブル端子ＡＥＮに＋５Ｖ（以下、Ｈレベル
と略称する。）を出力し、メモリ書込許可ボートＭＥＭ
Ｗ及び読出許可ボートＭＥＭＲの出力が、ＲＡＭ６及び
７に伝わるようにした後、アドレスを指定してアクセス
を行う。
データの転送がすべて終わると、ＤＭＡＣ１６はＤＭＡ
リクエスト端子ＤＭＡＲに信号を出力し、（：ＰＵｌに
データの転送が終了したことを知らせる。このＤＭＡリ
クエスト端子ＤＭＡＲはＣＰＵＩの割り込みボートに接
続されている。この割り込みボートはフロッピーディス
ク装置の制御などの際に用いられるもので、フロッピー
ディスクの読み書きの時間に他の仕事を行う場合に用い
られる。
リクエスト端子ＤＭＡＲに信号を出力し、（：ＰＵｌに
データの転送が終了したことを知らせる。このＤＭＡリ
クエスト端子ＤＭＡＲはＣＰＵＩの割り込みボートに接
続されている。この割り込みボートはフロッピーディス
ク装置の制御などの際に用いられるもので、フロッピー
ディスクの読み書きの時間に他の仕事を行う場合に用い
られる。
フロッピーディスク装置の制御の場合と異なり、このＤ
ＭＡ １６によるデータの転送の場合、アドレス線及び
データ線がＤＭＡＣ１６に占有されるため、他の仕事は
行い難いが、ＣＰＵＩ内部に多くのレジスタを持ったも
のや、ＤＭＡＣ１６の動作時にはＲＡＭ６及び７をＣＰ
ＵＩのＡ＆Ｄ線から切り離すよう構成すれば他の仕事を
行うことも容易に可能である。
ＭＡ １６によるデータの転送の場合、アドレス線及び
データ線がＤＭＡＣ１６に占有されるため、他の仕事は
行い難いが、ＣＰＵＩ内部に多くのレジスタを持ったも
のや、ＤＭＡＣ１６の動作時にはＲＡＭ６及び７をＣＰ
ＵＩのＡ＆Ｄ線から切り離すよう構成すれば他の仕事を
行うことも容易に可能である。
次にＤＭＡＣ１６により、ＲＡＭ７のバンク＃Ｆのデー
タを用いてＶ−ＲＡＭＩＯおよびＡ−ＲＡＭＩＩの内容
を書き替える場合について説明する。
タを用いてＶ−ＲＡＭＩＯおよびＡ−ＲＡＭＩＩの内容
を書き替える場合について説明する。
上記の通り、ＣＲＴ１３から送られてくるキャラクタ−
クロックＣＨＲＣＬＫの半分の時間は表示のために使わ
れているため、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ１１の書
き替えはキャラクタ−クロックＣＨＲＣＬＫの残りの時
間に行なわれる。このため、表示の間はバスアービタ１
２のレディ端子ＲＥＡＤＹより信号が出力され、ＤＭＡ
Ｃ，１６は出力状態を維持したまま動作を停止するよう
に構成されている。またこの時第３図のメモリマツプに
示すように、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ１１はバン
ク＃Ｆと同じアドレスに割当てられており、バンク＃Ｆ
を読出し専用、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩＩを書
き込み専用とすることにより、ＤＭＡＣ１６のアドレス
線数を増やすことなく、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ
Ｉ １をアドレスに割り当てている。
クロックＣＨＲＣＬＫの半分の時間は表示のために使わ
れているため、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ１１の書
き替えはキャラクタ−クロックＣＨＲＣＬＫの残りの時
間に行なわれる。このため、表示の間はバスアービタ１
２のレディ端子ＲＥＡＤＹより信号が出力され、ＤＭＡ
Ｃ，１６は出力状態を維持したまま動作を停止するよう
に構成されている。またこの時第３図のメモリマツプに
示すように、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ１１はバン
ク＃Ｆと同じアドレスに割当てられており、バンク＃Ｆ
を読出し専用、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩＩを書
き込み専用とすることにより、ＤＭＡＣ１６のアドレス
線数を増やすことなく、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ
Ｉ １をアドレスに割り当てている。
まずＤＭＡＣ１６はアドレスイネーブル端子ＡＥＮ及び
メモリ読込許可端子ＭＥＭＲに信号を出力し、ＲＡＭ６
及び７を読出可能な状態にする。
メモリ読込許可端子ＭＥＭＲに信号を出力し、ＲＡＭ６
及び７を読出可能な状態にする。
次にバンク＃Ｆのアドレスを指定し、データを読み出す
。
。
次にこのデータをＶ−ＲＡＭＩＯ及びＡ−ＲＡＭｌｌに
書き込む場合、ＤＭＡＣ１６はアドレスイネーブル端子
ＡＥＮ及び書込許可端子ＭＥＭＷに信号を出力し、バン
ク＃７のアドレスを指定しているため、ＮＯＲゲート４
及びＯＲゲート５により、ＲＡＭ７は書き込み不可能と
なっている。
書き込む場合、ＤＭＡＣ１６はアドレスイネーブル端子
ＡＥＮ及び書込許可端子ＭＥＭＷに信号を出力し、バン
ク＃７のアドレスを指定しているため、ＮＯＲゲート４
及びＯＲゲート５により、ＲＡＭ７は書き込み不可能と
なっている。
表示のための走査データがＶ−ＲＡＭＩＯ及びＡ−ＲＡ
ＭＩＩから出されている間は、バスアービタ１２の出力
するレディ信号によりＤ Ｍ Ａ Ｃ，１６は動作を中
断している。次にキャラクタクロック信号ＣＨＲＣＬＫ
の半分の時間の間は、このレディ信号は出力されず、こ
の間にＤＭＡＣ１６は−１２ ＝ ７Ｆ７レス線ＡＯ−Ａｌｌにアドレスを出力する。この
ときＭＰＸ９は端子Ａのデータを出力しているため、Ｖ
−ＲＡＭＩＯ及びＡ−ＲＡＭＩ １のアドレスがアドレ
ス線ＡＯ−Ａｌｌのデータにより指定される。またこの
とき、バスアービタ１２はＶ−ＲＡＭＩ Ｏ及びＡ−Ｒ
ＡＭＩ １のライトイネーブル端子ＷＥの１つにライト
イネーブル信号を出力しており、Ｖ−ＲＡＭＩ Ｏ及び
Ａ−ＲＡＭｌｌのうちの１つが書き込み可能となる。次
にＤＭＡＣ１６はデータ線Ｄｏ−Ｄ７にデータを出力し
、このデータがバスアービタ１２を介してＶ−ＲＡＭＩ
Ｏ又１ｔＡ−ＲＡＭＩ Ｉに書き込まれる。
ＭＩＩから出されている間は、バスアービタ１２の出力
するレディ信号によりＤ Ｍ Ａ Ｃ，１６は動作を中
断している。次にキャラクタクロック信号ＣＨＲＣＬＫ
の半分の時間の間は、このレディ信号は出力されず、こ
の間にＤＭＡＣ１６は−１２ ＝ ７Ｆ７レス線ＡＯ−Ａｌｌにアドレスを出力する。この
ときＭＰＸ９は端子Ａのデータを出力しているため、Ｖ
−ＲＡＭＩＯ及びＡ−ＲＡＭＩ １のアドレスがアドレ
ス線ＡＯ−Ａｌｌのデータにより指定される。またこの
とき、バスアービタ１２はＶ−ＲＡＭＩ Ｏ及びＡ−Ｒ
ＡＭＩ １のライトイネーブル端子ＷＥの１つにライト
イネーブル信号を出力しており、Ｖ−ＲＡＭＩ Ｏ及び
Ａ−ＲＡＭｌｌのうちの１つが書き込み可能となる。次
にＤＭＡＣ１６はデータ線Ｄｏ−Ｄ７にデータを出力し
、このデータがバスアービタ１２を介してＶ−ＲＡＭＩ
Ｏ又１ｔＡ−ＲＡＭＩ Ｉに書き込まれる。
なお本実施例では、バンク＃Ｆに記憶しているデータが
ＣＲＴ１３に表示しているデータと１対１に対応してお
り、Ｖ−ＲＡＭ及びＡ−ＲＡＭのデータを変更しようと
する場合、Ｖ−ＲＡＭ及びＡ−ＲＡＭは新しいデータが
書き込まれるだけ。
ＣＲＴ１３に表示しているデータと１対１に対応してお
り、Ｖ−ＲＡＭ及びＡ−ＲＡＭのデータを変更しようと
する場合、Ｖ−ＲＡＭ及びＡ−ＲＡＭは新しいデータが
書き込まれるだけ。
で、既に記憶しているデータが読み出されることがない
ことに着目して、ＤＡＭＣ１６のデータ転遂時にバンク
＃Ｆが読み出し専用となり、Ｖ−ＲＡＭ及びＡ−ＲＡＭ
が書き込み専用となるため、ＤＭＡＣ１６のアドレス線
数を増やすことなく、Ｖ−ＲＡＭ及びＡ−ＲＡＭをアク
セスできる。
ことに着目して、ＤＡＭＣ１６のデータ転遂時にバンク
＃Ｆが読み出し専用となり、Ｖ−ＲＡＭ及びＡ−ＲＡＭ
が書き込み専用となるため、ＤＭＡＣ１６のアドレス線
数を増やすことなく、Ｖ−ＲＡＭ及びＡ−ＲＡＭをアク
セスできる。
発明の効果
本発明は、表示に対応するデータを記憶する第１の記憶
手段と、第１の記憶手段へデータの転送を行うデータ転
送手段と、データ転送手段によりアクセスされ修正デー
タを記憶する第２の記憶手段を備え、データ処理転送手
段が第２の記憶手段の修正データを第１の記憶手段に転
送する場合、第１の記憶手段が書き込み専用となるとと
もに、第２の記憶手段が読み出し専用となり、第１の記
憶手段と第２の記憶手段を同じアドレスに対応させるも
のであり、アドレス線の本数を同じにしておいても、い
ままでＶ−ＲＡＭ及びＡ−ＲＡＭによって占められてい
たアドレスが空くことになり、直接アクセスできる広い
記録領域を取ることができでき、記憶手段を有効に利用
できる。
手段と、第１の記憶手段へデータの転送を行うデータ転
送手段と、データ転送手段によりアクセスされ修正デー
タを記憶する第２の記憶手段を備え、データ処理転送手
段が第２の記憶手段の修正データを第１の記憶手段に転
送する場合、第１の記憶手段が書き込み専用となるとと
もに、第２の記憶手段が読み出し専用となり、第１の記
憶手段と第２の記憶手段を同じアドレスに対応させるも
のであり、アドレス線の本数を同じにしておいても、い
ままでＶ−ＲＡＭ及びＡ−ＲＡＭによって占められてい
たアドレスが空くことになり、直接アクセスできる広い
記録領域を取ることができでき、記憶手段を有効に利用
できる。
第１図は本発明の一実施例における電子タイプライタ−
の回路図、第２図は同ＣＰＵ処理時のメモリマツプ、第
３図は同ＤＭＡＣ処理時のメモリマツプ、第４図は従来
の電子タイプライタ−のメモリマツプである。 １・・・ＣＰＵ。 ６．７・・・ＲＡＭ。 ８・・・ＣＲＴコントローラ、 １０・・・Ｖ−ＲＡＭ。 １１・・・Ａ−ＲＡＭ。 １２・・・バスアービタ、 １３・・・ＣＲＴ。 １６・・・ＤＭＡ Ｃ
の回路図、第２図は同ＣＰＵ処理時のメモリマツプ、第
３図は同ＤＭＡＣ処理時のメモリマツプ、第４図は従来
の電子タイプライタ−のメモリマツプである。 １・・・ＣＰＵ。 ６．７・・・ＲＡＭ。 ８・・・ＣＲＴコントローラ、 １０・・・Ｖ−ＲＡＭ。 １１・・・Ａ−ＲＡＭ。 １２・・・バスアービタ、 １３・・・ＣＲＴ。 １６・・・ＤＭＡ Ｃ
Claims (1)
- 表示を行う表示手段と、前記表示手段上の表示に対応す
るデータを記憶する第１の記憶手段と、前記第１の記憶
手段へデータの転送を行うデータ転送手段と、前記デー
タ転送手段によりアクセスされ前記第１の記憶手段のデ
ータを修正する修正データを記憶する第２の記憶手段を
備え、前記データ処理転送手段が第２の記憶手段に記憶
された修正データを第１の記憶手段に転送する場合、前
記第１の記憶手段が書き込み専用となるとともに、前記
第２の記憶手段が読み出し専用となり、前記第１の記憶
手段と前記第２の記憶手段を同じアドレスに対応させる
ことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282402A JPS63133187A (ja) | 1986-11-26 | 1986-11-26 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282402A JPS63133187A (ja) | 1986-11-26 | 1986-11-26 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133187A true JPS63133187A (ja) | 1988-06-04 |
Family
ID=17651941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282402A Pending JPS63133187A (ja) | 1986-11-26 | 1986-11-26 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133187A (ja) |
-
1986
- 1986-11-26 JP JP61282402A patent/JPS63133187A/ja active Pending
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