JPS63133672A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63133672A JPS63133672A JP28272286A JP28272286A JPS63133672A JP S63133672 A JPS63133672 A JP S63133672A JP 28272286 A JP28272286 A JP 28272286A JP 28272286 A JP28272286 A JP 28272286A JP S63133672 A JPS63133672 A JP S63133672A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten
- tungsten silicide
- silicon
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にポリサイド電極の構造
に関する。
に関する。
（従来の技術〕
従来、半導体装置のゲート電極、取出電極および内部配
線のコンタクト電極等の各電極材にはアルミニウムまた
は活性化されたポリシリコンなどが用いられて来たが、
半導体装置が微細化され高集積化されるに伴ない最近で
は活性化されたポリシリコン膜とタングステン・シリサ
イド膜からなる２層構造のポリサイド電極が用いられる
ようになった。
線のコンタクト電極等の各電極材にはアルミニウムまた
は活性化されたポリシリコンなどが用いられて来たが、
半導体装置が微細化され高集積化されるに伴ない最近で
は活性化されたポリシリコン膜とタングステン・シリサ
イド膜からなる２層構造のポリサイド電極が用いられる
ようになった。
半導体装置に用いられる電極に要求される特性の一つに
、電極自身の電気抵抗の問題がある。一般にこの電気抵
抗は半導体装置の動作速度の面から考えると出来るだけ
低抵抗であることが望ましいが、前述した従来のタング
ステン・シリサイド・ポリサイド構造の電極では未だ充
分に低抵抗化されたとは言い難い。この２層構造のポリ
サイド電極は、通常、シリコン／タングステン組成比が
２．６乃至２．８程度のダンゲステン・シリサイド膜で
形成される。従って、電極としての電気抵抗値を更に下
げるためにはこのタングステン・シリサイド膜中のシリ
コンの割合を少なくすればよいことは明らかである。し
かしながら、シリコン／りングステン組成比が２．６未
満のタングステン・シリサイド膜を用いると電極形成後
の熱処理工程でタングステン・シリサイド膜が下地基板
から！ｌ１ｉｌｉｌｌする場合があるので信頼性上好ま
しからざる問題を生じる。
、電極自身の電気抵抗の問題がある。一般にこの電気抵
抗は半導体装置の動作速度の面から考えると出来るだけ
低抵抗であることが望ましいが、前述した従来のタング
ステン・シリサイド・ポリサイド構造の電極では未だ充
分に低抵抗化されたとは言い難い。この２層構造のポリ
サイド電極は、通常、シリコン／タングステン組成比が
２．６乃至２．８程度のダンゲステン・シリサイド膜で
形成される。従って、電極としての電気抵抗値を更に下
げるためにはこのタングステン・シリサイド膜中のシリ
コンの割合を少なくすればよいことは明らかである。し
かしながら、シリコン／りングステン組成比が２．６未
満のタングステン・シリサイド膜を用いると電極形成後
の熱処理工程でタングステン・シリサイド膜が下地基板
から！ｌ１ｉｌｉｌｌする場合があるので信頼性上好ま
しからざる問題を生じる。
本発明の目的は、上記の状況に鑑み、下地基板との剥離
現象を生じることなき低電気抵抗のポリサイド電極を備
えた半導体装置を提供することである。
現象を生じることなき低電気抵抗のポリサイド電極を備
えた半導体装置を提供することである。
ｒ問題点を解決するための手段〕
本発明によれば、半導体装置は、不純物ドープのポリシ
リコン膜と前記ポリシリコン膜上に順次積層されるシリ
コン／タングステン組成比がそれぞれ２．６以上および
２．６未満の第１および第２のタングステン・シリサイ
ド膜とからなる３層構造のポリサイド電極を備えて構成
される。
リコン膜と前記ポリシリコン膜上に順次積層されるシリ
コン／タングステン組成比がそれぞれ２．６以上および
２．６未満の第１および第２のタングステン・シリサイ
ド膜とからなる３層構造のポリサイド電極を備えて構成
される。
すなわち、本発明によれば、活性化されたボＩ）シリコ
ン股上にはシリコン／タングステン組成比の互いに異な
る２種のタングステン・シリサイド膜を続けて形成した
３層構造のタングステンシリサイド・ポリサイド構造の
電極が使用される。
ン股上にはシリコン／タングステン組成比の互いに異な
る２種のタングステン・シリサイド膜を続けて形成した
３層構造のタングステンシリサイド・ポリサイド構造の
電極が使用される。
本発明はその製造方法を説明することによって良く理解
し得ると考えられるので、以下製造工程図を参照して本
発明の詳細な説明する。
し得ると考えられるので、以下製造工程図を参照して本
発明の詳細な説明する。
第１図（ａ）〜（ｅ）は本発明をＭＯ３電界効果トラン
ジスタのゲート電極に実施した場合の製造工程図である
。本実施例の工程図によれば、半導体基板１上には第１
図（ａ＞に示す如くフィールド酸化膜２およびゲート酸
化膜３が通常の技術によりまず形成され、ついで第１図
（ｂ）のようにポリシリコン膜４が例えば膜厚１５００
人で形成されると共に通常の熱拡散法による不純物ドー
プと表面ガラス層のエツチング除去が行なわれる。ここ
で、第１図（Ｃ＞に示すようにシリコン／タングステン
組成比が例えば２．７のタングステン・シリサイド・タ
ーゲットを装着したスパッター装置（図示しない）を用
いて第１タングステン・シリサイド膜がポリシリコン膜
４上に例えば膜厚１５００人で形成され、つづいてシリ
コン／タングステン組成比が例えば２．５の第２のタン
グステン・シリサイド・ターゲットを装着したスパッタ
ー装置を（図示しない）を用いて第２のタングステン・
シリサイド膜６が例えば膜厚１５００人で第１図（ｄ）
に示すように順次積層形成される。従って、第１および
第２のタングステン・シリサイド膜５および６ならびに
最下層のポリシリコン膜４をフォトエツチング技術によ
り選択除去すれば第１図（ｅ）に示す如き３層構造のポ
リサイドゲート電極７を得ることができる。
ジスタのゲート電極に実施した場合の製造工程図である
。本実施例の工程図によれば、半導体基板１上には第１
図（ａ＞に示す如くフィールド酸化膜２およびゲート酸
化膜３が通常の技術によりまず形成され、ついで第１図
（ｂ）のようにポリシリコン膜４が例えば膜厚１５００
人で形成されると共に通常の熱拡散法による不純物ドー
プと表面ガラス層のエツチング除去が行なわれる。ここ
で、第１図（Ｃ＞に示すようにシリコン／タングステン
組成比が例えば２．７のタングステン・シリサイド・タ
ーゲットを装着したスパッター装置（図示しない）を用
いて第１タングステン・シリサイド膜がポリシリコン膜
４上に例えば膜厚１５００人で形成され、つづいてシリ
コン／タングステン組成比が例えば２．５の第２のタン
グステン・シリサイド・ターゲットを装着したスパッタ
ー装置を（図示しない）を用いて第２のタングステン・
シリサイド膜６が例えば膜厚１５００人で第１図（ｄ）
に示すように順次積層形成される。従って、第１および
第２のタングステン・シリサイド膜５および６ならびに
最下層のポリシリコン膜４をフォトエツチング技術によ
り選択除去すれば第１図（ｅ）に示す如き３層構造のポ
リサイドゲート電極７を得ることができる。
本実施例によれば、ポリサイド・ゲート電極７は熱処理
工程で剥離し難い膜質をもつシリコン／タングステン組
成比２．６以上のタングステン・シリサイド膜が下層に
、また電気抵抗値の小さな膜質の組成比２．６未満のタ
ングステン・シリサイド膜が上層にして形成されている
ので、両者の利点を共有することができ熱処理に対する
安定性と低電気抵抗特性とを兼備する。すなわち、実験
によれば、ポリシリコン膜４と第１および第２のタング
ステン・シリサイド膜５および６の膜厚比をそれぞれ４
：２：２に設定した場合には、それと同一形状寸法の従
来構造電極に対しそれぞれ２０〜３０％程度まで電気抵
抗を軽減し得ることが立証される。
工程で剥離し難い膜質をもつシリコン／タングステン組
成比２．６以上のタングステン・シリサイド膜が下層に
、また電気抵抗値の小さな膜質の組成比２．６未満のタ
ングステン・シリサイド膜が上層にして形成されている
ので、両者の利点を共有することができ熱処理に対する
安定性と低電気抵抗特性とを兼備する。すなわち、実験
によれば、ポリシリコン膜４と第１および第２のタング
ステン・シリサイド膜５および６の膜厚比をそれぞれ４
：２：２に設定した場合には、それと同一形状寸法の従
来構造電極に対しそれぞれ２０〜３０％程度まで電気抵
抗を軽減し得ることが立証される。
第２図（ａ）〜（Ｃ）は本発明をＭＯ３電界効果トラン
ジスタのゲート配線接続およびソース。
ジスタのゲート配線接続およびソース。
トレイン領域からの取出電極に実施した場合の製造工程
図を示すものである。本実施例によれば、前実施例同様
半導体基板１１上にフィールド酸化１摸１２、ゲート酸
化膜１３がまず形成され、更に、ゲート電極１４、ソー
ス、ドレイン拡散層１５．１６、層間パッシベーション
膜１７、コンタクト孔１８がそれぞれ形成される。〔第
２図（ａ＞参照〕。ついで前実施例で詳述したように、
不純物をドープされたポリシリコン膜１つ、第１のタン
グステン・シリサイド膜２０および第２のタングステン
・シリサイド膜２１がそれぞれ形成される。〔第２図（
ｂ）参照〕。第１および第２のタングステン・シリサイ
ド膜２０および２１ならびにポリシリコン膜１９をフォ
トエツチング技術により遷択除去すれば第２図（ｃ）に
示すようにゲート電極１４およびソース、ドレイン領域
１５．１６上に配線用ポリサイド電極２２および２３．
２４をそれぞれ形成し得る。本実施例の配線用ポリサイ
ド電極はタングステン・シリサイド膜が組成比を異にす
る２つの膜質の積層膜から形成されているので、熱処理
に対する安定性と低電気抵抗特性とをそれぞれ兼備する
。
図を示すものである。本実施例によれば、前実施例同様
半導体基板１１上にフィールド酸化１摸１２、ゲート酸
化膜１３がまず形成され、更に、ゲート電極１４、ソー
ス、ドレイン拡散層１５．１６、層間パッシベーション
膜１７、コンタクト孔１８がそれぞれ形成される。〔第
２図（ａ＞参照〕。ついで前実施例で詳述したように、
不純物をドープされたポリシリコン膜１つ、第１のタン
グステン・シリサイド膜２０および第２のタングステン
・シリサイド膜２１がそれぞれ形成される。〔第２図（
ｂ）参照〕。第１および第２のタングステン・シリサイ
ド膜２０および２１ならびにポリシリコン膜１９をフォ
トエツチング技術により遷択除去すれば第２図（ｃ）に
示すようにゲート電極１４およびソース、ドレイン領域
１５．１６上に配線用ポリサイド電極２２および２３．
２４をそれぞれ形成し得る。本実施例の配線用ポリサイ
ド電極はタングステン・シリサイド膜が組成比を異にす
る２つの膜質の積層膜から形成されているので、熱処理
に対する安定性と低電気抵抗特性とをそれぞれ兼備する
。
以上詳細に説明したように、本発明によれば、半導体装
置におけるタングステン・シリサイド・ポリサイドｉ造
の電極は耐熱処理性と低抵抗特性のそれぞれ異なる性質
をもつ２つのタングステン・シリサイド膜の積層膜を含
んで３層構造に形成されているので、電極の電気抵抗を
少くとも２０〜３０％程度軽減し得ると共に下地基板と
の剥離現象を防止し得る効果があり、半導体装置の信頼
性を著しく向上せしめることができる。
置におけるタングステン・シリサイド・ポリサイドｉ造
の電極は耐熱処理性と低抵抗特性のそれぞれ異なる性質
をもつ２つのタングステン・シリサイド膜の積層膜を含
んで３層構造に形成されているので、電極の電気抵抗を
少くとも２０〜３０％程度軽減し得ると共に下地基板と
の剥離現象を防止し得る効果があり、半導体装置の信頼
性を著しく向上せしめることができる。
第１図（ａ）〜（ｅ）は本発明をＭＯ３電界効果トラン
ジスタのゲーＴ〜電極に実施した場合の製造工程図、第
２図（ａ）〜（ｃ）は本発明をＭＯ８電界効果トランジ
スタのゲート配線接続およびソース、ドレイン領域から
の取出電極に実施した場合の製造工程図である。 １．１１・・・半導体基板、２．］２・・・フィールド
酸化膜、３．１３・・・デー１〜酸化膜、４，１つ・・
・不純物を含むポリシリコン膜、５．２０・・・第１の
タングステン・シリサイド膜、６，２１・・・第２のタ
ングステン・シリサイド膜、７・・・（本発明にかかる
）３層構造のポリサイド・ゲート電極、２２゜２３．２
４・・・（本発明にかかる）３層構造の配線用ポリサイ
ド電極。 代理人 弁理士 内 原 音（オ慰 又−で （久） （ｂ） （Ｃ） 第１図 （ｄ） 第ｆ区 メツ４間パッシベーションガ丈 ／２コンタクト孔（（
：；Ｉ−） 茅２図 （Ｃ） 第２図
ジスタのゲーＴ〜電極に実施した場合の製造工程図、第
２図（ａ）〜（ｃ）は本発明をＭＯ８電界効果トランジ
スタのゲート配線接続およびソース、ドレイン領域から
の取出電極に実施した場合の製造工程図である。 １．１１・・・半導体基板、２．］２・・・フィールド
酸化膜、３．１３・・・デー１〜酸化膜、４，１つ・・
・不純物を含むポリシリコン膜、５．２０・・・第１の
タングステン・シリサイド膜、６，２１・・・第２のタ
ングステン・シリサイド膜、７・・・（本発明にかかる
）３層構造のポリサイド・ゲート電極、２２゜２３．２
４・・・（本発明にかかる）３層構造の配線用ポリサイ
ド電極。 代理人 弁理士 内 原 音（オ慰 又−で （久） （ｂ） （Ｃ） 第１図 （ｄ） 第ｆ区 メツ４間パッシベーションガ丈 ／２コンタクト孔（（
：；Ｉ−） 茅２図 （Ｃ） 第２図
Claims (1)
- 不純物ドープのポリシリコン膜と前記ポリシリコン膜
上に順次積層されるシリコン／タングステン組成比がそ
れぞれ２．６以上および２．６未満の第１および第２の
タングステン・シリサイド膜とからなる３層構造のポリ
サイド電極を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28272286A JPS63133672A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28272286A JPS63133672A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133672A true JPS63133672A (ja) | 1988-06-06 |
Family
ID=17656190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28272286A Pending JPS63133672A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133672A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462845A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 積層配線の製造方法 |
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| US6188119B1 (en) * | 1997-02-10 | 2001-02-13 | Nec Corporation | Semiconductor device having barrier metal layer between a silicon electrode and metal electrode and manufacturing method for same |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| US6894365B2 (en) * | 1998-11-09 | 2005-05-17 | Ricoh Company, Ltd. | Semiconductor device having an integral resistance element |
| KR100650759B1 (ko) | 2005-06-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 텅스텐실리사이드 박막 형성방법 |
-
1986
- 1986-11-26 JP JP28272286A patent/JPS63133672A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462845A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 積層配線の製造方法 |
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| US6188119B1 (en) * | 1997-02-10 | 2001-02-13 | Nec Corporation | Semiconductor device having barrier metal layer between a silicon electrode and metal electrode and manufacturing method for same |
| US6894365B2 (en) * | 1998-11-09 | 2005-05-17 | Ricoh Company, Ltd. | Semiconductor device having an integral resistance element |
| US7151038B2 (en) | 1998-11-09 | 2006-12-19 | Ricoh Company, Ltd. | Semiconductor device having an integral resistance element |
| KR100650759B1 (ko) | 2005-06-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 텅스텐실리사이드 박막 형성방법 |
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