JPS6313519A - パルスタイミング調整回路 - Google Patents
パルスタイミング調整回路Info
- Publication number
- JPS6313519A JPS6313519A JP61157615A JP15761586A JPS6313519A JP S6313519 A JPS6313519 A JP S6313519A JP 61157615 A JP61157615 A JP 61157615A JP 15761586 A JP15761586 A JP 15761586A JP S6313519 A JPS6313519 A JP S6313519A
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- JP
- Japan
- Prior art keywords
- pulse
- signal
- output
- timing
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、パルス佑同相ｎ間のタイミングを高い分解能
でｗ４整でさるパルスタイミング調整回路に関するもの
である。
でｗ４整でさるパルスタイミング調整回路に関するもの
である。
［従来の技術］。
例えばＤ／ＡＷｌ挽器の試験にあたっては、同一周波数
で同一デユーディレシオを有する複数ビットのパルス信
号を、同じタイミングで加える必要がある。
で同一デユーディレシオを有する複数ビットのパルス信
号を、同じタイミングで加える必要がある。
そこで、従来の装置では、例えばタイミングを合わせた
い２つのパルス信号の排他的論理和出力の平均レベルを
アナログ的に検出してその平均レベルが最小になるよう
にいずれかのパルス信号を遅延させたり、１個のコンパ
レータにタイミングを合わせたいパルス信号を順次加え
ながら同一のタイミングでストローブして比較出力が反
転するように各パルス信号を徐々に遅延させることによ
って各パルス信号のタイミングを一致させるが行われて
いる。
い２つのパルス信号の排他的論理和出力の平均レベルを
アナログ的に検出してその平均レベルが最小になるよう
にいずれかのパルス信号を遅延させたり、１個のコンパ
レータにタイミングを合わせたいパルス信号を順次加え
ながら同一のタイミングでストローブして比較出力が反
転するように各パルス信号を徐々に遅延させることによ
って各パルス信号のタイミングを一致させるが行われて
いる。
Ｅ発明が解決しようとする問題点］
しかし、前者の方法によれば、２つのパルス信号のタイ
ミングが接近すると排他的論理和出力が小さくなり、例
えばＥＣＬ回路を用いてもＩｎｓ以下の微小タイミング
誤差を検出することは困難である。また、後者の方法に
よれば、＾速のコンパレータを用いることにより数１０
０ｐｓ程度のタイミング誤差が検出できるものの、それ
以下のタイミング誤差についてはコンパレータのもつ応
答時間のジッタやノイズの影豐などで検出は困難である
。
ミングが接近すると排他的論理和出力が小さくなり、例
えばＥＣＬ回路を用いてもＩｎｓ以下の微小タイミング
誤差を検出することは困難である。また、後者の方法に
よれば、＾速のコンパレータを用いることにより数１０
０ｐｓ程度のタイミング誤差が検出できるものの、それ
以下のタイミング誤差についてはコンパレータのもつ応
答時間のジッタやノイズの影豐などで検出は困難である
。
本発明は、このにうな点に着目してなされたものであり
、その目的は、比較的簡単な構成で微小タイミング誤差
が検出でき、６ｍ度のタイミング調整が行えるパルスタ
イミング調整回路を提供することにある。
、その目的は、比較的簡単な構成で微小タイミング誤差
が検出でき、６ｍ度のタイミング調整が行えるパルスタ
イミング調整回路を提供することにある。
Ｅ問題点を解決するための手段」
このような目的を達成する本発明は、周波数が等しい２
個のパルス信号の時間関係を比較する比較手段と、この
比較手段の出力信号からパルス信号の周波数と等しい信
号成分を選択的に検出づ“る信号検出手段と、この信号
検出手段の出力信号レベルが最小になるＪ、うに比較１
段に加えられるパルス信号相互の時間関係を調整する時
間調整手段とで構成されたことを特徴どＪる。
個のパルス信号の時間関係を比較する比較手段と、この
比較手段の出力信号からパルス信号の周波数と等しい信
号成分を選択的に検出づ“る信号検出手段と、この信号
検出手段の出力信号レベルが最小になるＪ、うに比較１
段に加えられるパルス信号相互の時間関係を調整する時
間調整手段とで構成されたことを特徴どＪる。
［実施例１
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１は周期がＴのクロック信号Ｓ、を発
生するクロック発生器であり、その出力信号Ｓ１は微分
回路および遅延回路を含みパルス幅および時間関係が任
意に調整できるパルス調整回路２．３に加えられている
。これらパルス調整回路２，３の出力信号８２．８３は
、測定対象物４に加えられるとともに、排他的論理和ゲ
ート５に加えられている。６は排他的論理和ゲート５の
出力信号Ｓ４を増幅する増幅器であり、その出力信号Ｓ
５はクロック信号Ｓ１の基本波成分子（ｆ−１／Ｔ＞を
抽出するｉ ｏｏｏｏ程度の高いＱを有するバンドパス
フィルタ７に加えられる。８はバンドパスフィルタ７で
抽出された抽出信号８６を整流する検波器、９は検波器
８で整流されたアナログ信号Ｓ７をデジタル信号Ｓｅに
変換するＡ／Ｄ変換器である。このＡ／Ｄ変換器９から
変換出力されるデジタル信号Ｓ８は、マイクロプロセッ
サなどの演算制御部１０に加えられる。この演算制御部
１０は、検波器８で整流されるアナログ信号Ｓ７の振幅
が最小になるにうに出力信号Ｓ２＋Ｓ３のパルス幅や時
間関係を調整するための制御信号ＣＬ１．ＣＬ２をパル
ス調整回路２．３に出力する。
生するクロック発生器であり、その出力信号Ｓ１は微分
回路および遅延回路を含みパルス幅および時間関係が任
意に調整できるパルス調整回路２．３に加えられている
。これらパルス調整回路２，３の出力信号８２．８３は
、測定対象物４に加えられるとともに、排他的論理和ゲ
ート５に加えられている。６は排他的論理和ゲート５の
出力信号Ｓ４を増幅する増幅器であり、その出力信号Ｓ
５はクロック信号Ｓ１の基本波成分子（ｆ−１／Ｔ＞を
抽出するｉ ｏｏｏｏ程度の高いＱを有するバンドパス
フィルタ７に加えられる。８はバンドパスフィルタ７で
抽出された抽出信号８６を整流する検波器、９は検波器
８で整流されたアナログ信号Ｓ７をデジタル信号Ｓｅに
変換するＡ／Ｄ変換器である。このＡ／Ｄ変換器９から
変換出力されるデジタル信号Ｓ８は、マイクロプロセッ
サなどの演算制御部１０に加えられる。この演算制御部
１０は、検波器８で整流されるアナログ信号Ｓ７の振幅
が最小になるにうに出力信号Ｓ２＋Ｓ３のパルス幅や時
間関係を調整するための制御信号ＣＬ１．ＣＬ２をパル
ス調整回路２．３に出力する。
このように構成された回路の動作について、第２図のタ
イミングチャー１−を用いて説明する。
イミングチャー１−を用いて説明する。
第２図にＪ３いて、（ａ）は周期Ｔのクロック発生器１
の出力信号Ｓ１を示しでいる。ある種の測定対象物４の
テストにあたっては、パルス調整回路２から（ｂ）に示
寸にうな出力信号Ｓ！の立ち上がりエツジに対して遅延
Ｉｌｌ ｆａｔ Ｔ ｄ ＋を有しパルス幅がＴＷのバ
ルスイＲ号Ｓ２が起動パルスとして出力され、パルス調
整回路３から（Ｃ）に示すような出力信＠Ｓ奮の立−５
上がりエツジに対して遅延時間−ｒｄ２を有しパルス信
号８２と等しいパルス幅ＴＷのパルス信号８３が測定対
象物４の出力信号パルスを取り込むスｌ〜ローブパルス
として出力される。
の出力信号Ｓ１を示しでいる。ある種の測定対象物４の
テストにあたっては、パルス調整回路２から（ｂ）に示
寸にうな出力信号Ｓ！の立ち上がりエツジに対して遅延
Ｉｌｌ ｆａｔ Ｔ ｄ ＋を有しパルス幅がＴＷのバ
ルスイＲ号Ｓ２が起動パルスとして出力され、パルス調
整回路３から（Ｃ）に示すような出力信＠Ｓ奮の立−５
上がりエツジに対して遅延時間−ｒｄ２を有しパルス信
号８２と等しいパルス幅ＴＷのパルス信号８３が測定対
象物４の出力信号パルスを取り込むスｌ〜ローブパルス
として出力される。
一方、このよう４ｆパルス幅Ｔ ｗ ｆｆｉ等しいパル
ス信＠Ｓ２．８ａの立ち上がりエツジを高精度で一致さ
せたい場合には、まずパルス調整回路２．３にお番プる
各遅延回路の設定時間を零にする。これにより、パルス
調整回路２から（ｄ）に示すようなパルス信号Ｓ２が排
他的論理和ゲート５の一方の入力端子に加えられ、パル
ス調整回路３から（ｅ）に示すようなパルス信＠Ｓ３が
排他的論理和ゲート５の他方の入力端子に加えられる。
ス信＠Ｓ２．８ａの立ち上がりエツジを高精度で一致さ
せたい場合には、まずパルス調整回路２．３にお番プる
各遅延回路の設定時間を零にする。これにより、パルス
調整回路２から（ｄ）に示すようなパルス信号Ｓ２が排
他的論理和ゲート５の一方の入力端子に加えられ、パル
ス調整回路３から（ｅ）に示すようなパルス信＠Ｓ３が
排他的論理和ゲート５の他方の入力端子に加えられる。
この結果、排他的論理和ゲート５からは、（ｆ＞に示す
ようなパルス信号Ｓ４が出力されることになる。
ようなパルス信号Ｓ４が出力されることになる。
ここで、パルス信号Ｓ４の周期に着目すると、クロック
発生器１の出力信号Ｓ１の周期■と等しく、パルス信号
Ｓ４に含まれているパルス信号Ｓ４の周期成分はパルス
調整回路２，３の出力信号Ｓ２．Ｓ３のタイミングの差
に関連したものとなる。そこで、増幅器６およびバンド
パスフィルタ７により耕地的論理和ゲート５の出力信号
Ｓ４か ・らクロック発生器１の出力信号＄１の周期
Ｔの成分を再生する。そして、この再生信号Ｓ６を検波
器８でアナログ直流信号Ｓ７に整流した後Ａ／Ｄ変換器
９でデジタル（＋Ｊ ＠ Ｓ ａに変換してｌｌ＃算制
御部１０に加える。演ｎ１ｌＩ１１御部１ｏは、排他的
論理和ゲート５の出力（ｆｆｌ Ｑ Ｓ ４のパルス幅
を小ざくするようにパルス調整回路２．３３にお番〕る
各遅延回路の遅延時間を調整するための制御信号ＯＬ＋
。
発生器１の出力信号Ｓ１の周期■と等しく、パルス信号
Ｓ４に含まれているパルス信号Ｓ４の周期成分はパルス
調整回路２，３の出力信号Ｓ２．Ｓ３のタイミングの差
に関連したものとなる。そこで、増幅器６およびバンド
パスフィルタ７により耕地的論理和ゲート５の出力信号
Ｓ４か ・らクロック発生器１の出力信号＄１の周期
Ｔの成分を再生する。そして、この再生信号Ｓ６を検波
器８でアナログ直流信号Ｓ７に整流した後Ａ／Ｄ変換器
９でデジタル（＋Ｊ ＠ Ｓ ａに変換してｌｌ＃算制
御部１０に加える。演ｎ１ｌＩ１１御部１ｏは、排他的
論理和ゲート５の出力（ｆｆｌ Ｑ Ｓ ４のパルス幅
を小ざくするようにパルス調整回路２．３３にお番〕る
各遅延回路の遅延時間を調整するための制御信号ＯＬ＋
。
ＣＬ ２を出力する。
このようにしてｖ１他的論理和ゲート５の出力信号Ｓ４
のパルス幅を最小（理想的には零）に調整することによ
り、パルス調整回路２がら出力されるパルス信号Ｓ２ど
パルス１１整１ｊＩｌ路３から出力されるパルスｍ号８
３のタイミンク′を高１！１ｍで一致させることができ
る。
のパルス幅を最小（理想的には零）に調整することによ
り、パルス調整回路２がら出力されるパルス信号Ｓ２ど
パルス１１整１ｊＩｌ路３から出力されるパルスｍ号８
３のタイミンク′を高１！１ｍで一致させることができ
る。
なお、パルス幅を比較でる１段は排他的論理和ゲートに
限るもので番、１なく、アンドゲートやオアゲートであ
ってもよい。
限るもので番、１なく、アンドゲートやオアゲートであ
ってもよい。
また、フィルタはアクティブフィルタやデジタルフィル
タを用いてむにい。
タを用いてむにい。
また、検波器として、対数増幅器で構成された対数検波
器を用いることにより微小振幅の信号を検波することが
でき、有効である。
器を用いることにより微小振幅の信号を検波することが
でき、有効である。
また、タイミング調整手段を省いて、タイミング検出回
路として用いてもよい。
路として用いてもよい。
［発明の効果］
以上説明したように、本発明によれば、比較釣部１１な
構成で微小タイミング誤差が検出でき、＾精痕のタイミ
ング調整が行えるパルスタイミング調整回路が実現でき
、実用上の効果は大きい。
構成で微小タイミング誤差が検出でき、＾精痕のタイミ
ング調整が行えるパルスタイミング調整回路が実現でき
、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の詳細な説明するためのタイミングチャートであ
る。 １・・・クロック発生器、２．３・・・パルス調整回路
、４・・・測定対象物、５・・・排他的論理和ゲート、
６・・・増幅器、７・・・バンドパスフィルタ、８・・
・検波器、９・・・Ａ／Ｄ変換器、１０・・・演算制御
部。
本発明の詳細な説明するためのタイミングチャートであ
る。 １・・・クロック発生器、２．３・・・パルス調整回路
、４・・・測定対象物、５・・・排他的論理和ゲート、
６・・・増幅器、７・・・バンドパスフィルタ、８・・
・検波器、９・・・Ａ／Ｄ変換器、１０・・・演算制御
部。
Claims (1)
- 周波数が等しい２個のパルス信号の時間関係を比較する
比較手段と、この比較手段の出力信号からパルス信号の
周波数と等しい信号成分を選択的に検出する信号検出手
段と、この信号検出手段の出力信号レベルが最小になる
ように比較手段に加えられるパルス信号相互の時間関係
を調整する時間調整手段とで構成されたことを特徴とす
るパルスタイミング調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157615A JPS6313519A (ja) | 1986-07-04 | 1986-07-04 | パルスタイミング調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157615A JPS6313519A (ja) | 1986-07-04 | 1986-07-04 | パルスタイミング調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313519A true JPS6313519A (ja) | 1988-01-20 |
Family
ID=15653600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157615A Pending JPS6313519A (ja) | 1986-07-04 | 1986-07-04 | パルスタイミング調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
-
1986
- 1986-07-04 JP JP61157615A patent/JPS6313519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019574B2 (en) * | 2004-01-29 | 2006-03-28 | Schroedinger Karl | Circuit and method for correction of the duty cycle value of a digital data signal |
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