JPH0627484A - 液晶電気光学装置 - Google Patents
液晶電気光学装置Info
- Publication number
- JPH0627484A JPH0627484A JP7678591A JP7678591A JPH0627484A JP H0627484 A JPH0627484 A JP H0627484A JP 7678591 A JP7678591 A JP 7678591A JP 7678591 A JP7678591 A JP 7678591A JP H0627484 A JPH0627484 A JP H0627484A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- thin film
- optical device
- tft
- film transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
- G02F1/136245—Active matrix addressed cells having more than one switching element per pixel having complementary transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 液晶電気光学装置に存在するＴＦＴの動作不
良が発生した場合の補償機能を持つ液晶電気光学装置を
提案する。 【構成】 それぞれの画素電極にＰチャネル型薄膜トラ
ンジスタとＮチャネル型薄膜トランジスタとを相補型に
構成した相補型薄膜トランジスタを複数組設け、該複数
の相補型薄膜トランジスタの入出力端を直列に接続し、
この入出力端の一方を前記画素電極へ、他の一方を第１
の信号線へ接続し、かつ前記複数の相補型薄膜トランジ
スタの全てのゲイト電極を第２の信号線へ接続したこと
を特徴とする液晶電気光学装置である。
良が発生した場合の補償機能を持つ液晶電気光学装置を
提案する。 【構成】 それぞれの画素電極にＰチャネル型薄膜トラ
ンジスタとＮチャネル型薄膜トランジスタとを相補型に
構成した相補型薄膜トランジスタを複数組設け、該複数
の相補型薄膜トランジスタの入出力端を直列に接続し、
この入出力端の一方を前記画素電極へ、他の一方を第１
の信号線へ接続し、かつ前記複数の相補型薄膜トランジ
スタの全てのゲイト電極を第２の信号線へ接続したこと
を特徴とする液晶電気光学装置である。
Description
【０００１】
【発明の利用分野】本発明は、駆動用スイッチング素子
として薄膜トランジスタ（以下ＴＦＴという）を使用し
た液晶電気光学装置に関するものである。
として薄膜トランジスタ（以下ＴＦＴという）を使用し
た液晶電気光学装置に関するものである。
【０００２】
【従来の技術】従来、ＴＦＴを用いたアクティブマトリ
クス型の液晶電気光学装置が知られている。この場合、
ＴＦＴにはアモルファスまたは多結晶型の半導体を用
い、１つの画素にＰ型またはＮ型のいずれか一方のみの
タイプのＴＦＴを用いたものである。即ち、一般にはＮ
チャネル型ＴＦＴ（ＮＴＦＴという）を画素に直列に連
結している。その代表例を図２に示す。
クス型の液晶電気光学装置が知られている。この場合、
ＴＦＴにはアモルファスまたは多結晶型の半導体を用
い、１つの画素にＰ型またはＮ型のいずれか一方のみの
タイプのＴＦＴを用いたものである。即ち、一般にはＮ
チャネル型ＴＦＴ（ＮＴＦＴという）を画素に直列に連
結している。その代表例を図２に示す。
【０００３】図２は液晶電気光学装置の等価回路を概略
的に示したものであり、２２は一つの画素の液晶部分を
示している。それに直列に連結してＮＴＦＴ２１が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には640×480 または1260×960 と
非常に多くの画素を有するが、この図面ではそれと同意
味で単純に２×２のマトリックス配列を描いている。こ
のそれぞれの画素に対し周辺回路２６、２７より信号を
加え、所定の画素を選択的にオンとし、他の画素をオフ
とするとこのＴＦＴのオン、オフ特性が一般には良好な
場合、時分割駆動により、高デューティーの場合でもコ
ントラストの大きい液晶電気光学装置を実現することが
できる。
的に示したものであり、２２は一つの画素の液晶部分を
示している。それに直列に連結してＮＴＦＴ２１が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には640×480 または1260×960 と
非常に多くの画素を有するが、この図面ではそれと同意
味で単純に２×２のマトリックス配列を描いている。こ
のそれぞれの画素に対し周辺回路２６、２７より信号を
加え、所定の画素を選択的にオンとし、他の画素をオフ
とするとこのＴＦＴのオン、オフ特性が一般には良好な
場合、時分割駆動により、高デューティーの場合でもコ
ントラストの大きい液晶電気光学装置を実現することが
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、実際に
このような液晶電気光学装置を製造してみると、ＴＦＴ
の出力、すなわち液晶にとっての入力の電圧ＶLC２０
（液晶電位という) は、しばしば“１”（Ｈｉｇｈ）と
するべき時に“１”（Ｈｉｇｈ) にならない、逆に
“０”（Ｌｏｗ）となるべき時に“０”（Ｌｏｗ）にな
らない場合がある。これは、画素に信号を加えるスイッ
チング素子であるＴＦＴがＯＮ、ＯＦＦの状態におい
て、非対称な状態におかれることが原因である。
このような液晶電気光学装置を製造してみると、ＴＦＴ
の出力、すなわち液晶にとっての入力の電圧ＶLC２０
（液晶電位という) は、しばしば“１”（Ｈｉｇｈ）と
するべき時に“１”（Ｈｉｇｈ) にならない、逆に
“０”（Ｌｏｗ）となるべき時に“０”（Ｌｏｗ）にな
らない場合がある。これは、画素に信号を加えるスイッ
チング素子であるＴＦＴがＯＮ、ＯＦＦの状態におい
て、非対称な状態におかれることが原因である。
【０００５】液晶２２はその動作状況においては本来絶
縁性であり、また、ＴＦＴがオフの時に液晶電位(VLC)
は浮いた状態になる。そしてこの液晶２２は等価回路的
にキャパシタであるため、そこに蓄積された電荷により
ＶLCが決められる。この電荷は液晶の抵抗ＲLC２４が比
較的小さい抵抗であったり、ゴミ、イオン性不純物が液
晶中に存在することによりリ−クする。
縁性であり、また、ＴＦＴがオフの時に液晶電位(VLC)
は浮いた状態になる。そしてこの液晶２２は等価回路的
にキャパシタであるため、そこに蓄積された電荷により
ＶLCが決められる。この電荷は液晶の抵抗ＲLC２４が比
較的小さい抵抗であったり、ゴミ、イオン性不純物が液
晶中に存在することによりリ−クする。
【０００６】また、ＴＦＴ２１のゲイト絶縁膜のピンホ
ールによりゲイト電極とＴＦＴの入出力端間にＲGS２５
が生じた場合にはそこから電荷がもれ、ＶLC２０は中途
半端な状態になってしまう。
ールによりゲイト電極とＴＦＴの入出力端間にＲGS２５
が生じた場合にはそこから電荷がもれ、ＶLC２０は中途
半端な状態になってしまう。
【０００７】このため１つのパネル中に２０万〜５００
万個の画素を有する液晶表示装置においては、ＴＦＴも
同様に存在するため、前述のような問題が発生し、高い
歩留まりを成就することができない。特に液晶２２は一
般にはＴＮ（ツイステッドネマティック) 液晶が用いら
れる。その液晶の配向のためにはそれぞれの電極上にラ
ビングした配向膜を設ける。このラビング処理のため発
生する静電気によりＴＦＴに弱い絶縁破壊が起こり、隣
の画素との間または隣の導線との間でリ−クしたり、ま
たゲイト絶縁膜が弱く、リ−クをしたりしてしまう。ア
クティブマトリクス型の液晶電気光学装置においては、
液晶電位を１フレ−ムの間はたえず初期値と同じ値とし
て所定のレベルを保つことがきわめて重要である。しか
し実際は不良が多く、必ずしも成就しないのが実情であ
る。
万個の画素を有する液晶表示装置においては、ＴＦＴも
同様に存在するため、前述のような問題が発生し、高い
歩留まりを成就することができない。特に液晶２２は一
般にはＴＮ（ツイステッドネマティック) 液晶が用いら
れる。その液晶の配向のためにはそれぞれの電極上にラ
ビングした配向膜を設ける。このラビング処理のため発
生する静電気によりＴＦＴに弱い絶縁破壊が起こり、隣
の画素との間または隣の導線との間でリ−クしたり、ま
たゲイト絶縁膜が弱く、リ−クをしたりしてしまう。ア
クティブマトリクス型の液晶電気光学装置においては、
液晶電位を１フレ−ムの間はたえず初期値と同じ値とし
て所定のレベルを保つことがきわめて重要である。しか
し実際は不良が多く、必ずしも成就しないのが実情であ
る。
【０００８】また液晶材料が強誘電性液晶であると、注
入電流を大きくする必要がある。このためにはＴＦＴの
素子寸法を大きくして電流マ−ジンを大きくとらなけれ
ばならないという欠点がある。
入電流を大きくする必要がある。このためにはＴＦＴの
素子寸法を大きくして電流マ−ジンを大きくとらなけれ
ばならないという欠点がある。
【０００９】本発明は表示装置の各画素を駆動する駆動
素子のＯＮ、ＯＦＦ時における状態の非対称性に起因す
る問題、すなわち表示部分の電位が”１”、”０”に十
分安定して固定されず、１フレーム中にそのレベルがド
リフトするという問題を解決することを発明の目的とす
る。
素子のＯＮ、ＯＦＦ時における状態の非対称性に起因す
る問題、すなわち表示部分の電位が”１”、”０”に十
分安定して固定されず、１フレーム中にそのレベルがド
リフトするという問題を解決することを発明の目的とす
る。
【００１０】加えて、一つの液晶電気光学装置に多数存
在するＴＦＴの動作不良（主として、ソース、ドレイン
間のショートやリークによる不良）が発生した場合の補
償機能を持つ液晶電気光学装置を提案するものである。
在するＴＦＴの動作不良（主として、ソース、ドレイン
間のショートやリークによる不良）が発生した場合の補
償機能を持つ液晶電気光学装置を提案するものである。
【００１１】
【問題を解決するための手段】本発明は、基板上にマト
リックス構成を有する複数の画素が設けられた液晶電気
光学装置であって、それぞれの画素電極にＰチャネル型
薄膜トランジスタとＮチャネル型薄膜トランジスタとを
相補型に構成した相補型薄膜トランジスタを複数組設
け、該複数の相補型薄膜トランジスタの入出力端を直列
に接続し、この入出力端の一方を前記画素電極へ、他の
一方を第１の信号線へ接続し、かつ前記複数の相補型薄
膜トランジスタの全てのゲイト電極を第２の信号線へ接
続したことを特徴とする液晶電気光学装置である。
リックス構成を有する複数の画素が設けられた液晶電気
光学装置であって、それぞれの画素電極にＰチャネル型
薄膜トランジスタとＮチャネル型薄膜トランジスタとを
相補型に構成した相補型薄膜トランジスタを複数組設
け、該複数の相補型薄膜トランジスタの入出力端を直列
に接続し、この入出力端の一方を前記画素電極へ、他の
一方を第１の信号線へ接続し、かつ前記複数の相補型薄
膜トランジスタの全てのゲイト電極を第２の信号線へ接
続したことを特徴とする液晶電気光学装置である。
【００１２】ここで、相補型薄膜トランジスタとは、Ｎ
チャネル型薄膜トランジスタ（以下ＮＴＦＴという）の
入出力部分の一方とＰチャネル型薄膜トランジスタ（以
下ＰＴＦＴという) の入出力部分の一方とがそれぞれ接
続されており、かつ前記ＰおよびＮチャネル型薄膜トラ
ンジスタのゲート電極は互いに接続されており、これら
接続された部分が入出力であるソース, ドレイン及びゲ
ート電極となる相補型薄膜トランジスタ (以下Ｃ／ＴＦ
Ｔという）である。
チャネル型薄膜トランジスタ（以下ＮＴＦＴという）の
入出力部分の一方とＰチャネル型薄膜トランジスタ（以
下ＰＴＦＴという) の入出力部分の一方とがそれぞれ接
続されており、かつ前記ＰおよびＮチャネル型薄膜トラ
ンジスタのゲート電極は互いに接続されており、これら
接続された部分が入出力であるソース, ドレイン及びゲ
ート電極となる相補型薄膜トランジスタ (以下Ｃ／ＴＦ
Ｔという）である。
【００１３】また、基板上にマトリックス構成を有する
複数の画素が設けられた液晶電気光学装置であって、そ
れぞれの画素電極に複数のＰチャネル型薄膜トランジス
タと複数のＮチャネル型薄膜トランジスタとを有し、前
記複数のＰチャネル型薄膜トランジスタのソース、ドレ
イン領域の入出力端を直列に接続し、この入出力端の一
方を前記画素電極へ、他の一方を第１の信号線へ接続
し、前記複数のＮチャネル型薄膜トランジスタのソー
ス、ドレイン領域の入出力端を直列に接続し、この入出
力端の一方を前記画素電極へ、他の一方を同じ第１の信
号線へ接続し、かつ前記薄膜トランジスタの全てのゲイ
ト電極を同一の第２の信号線へ接続したことを特徴とす
る液晶電気光学装置である。
複数の画素が設けられた液晶電気光学装置であって、そ
れぞれの画素電極に複数のＰチャネル型薄膜トランジス
タと複数のＮチャネル型薄膜トランジスタとを有し、前
記複数のＰチャネル型薄膜トランジスタのソース、ドレ
イン領域の入出力端を直列に接続し、この入出力端の一
方を前記画素電極へ、他の一方を第１の信号線へ接続
し、前記複数のＮチャネル型薄膜トランジスタのソー
ス、ドレイン領域の入出力端を直列に接続し、この入出
力端の一方を前記画素電極へ、他の一方を同じ第１の信
号線へ接続し、かつ前記薄膜トランジスタの全てのゲイ
ト電極を同一の第２の信号線へ接続したことを特徴とす
る液晶電気光学装置である。
【００１４】本発明の代表例を図１に回路として示す。
図１に示される周辺回路１、２によって駆動される２×
２のアクティブマトリックス型の液晶電気光学装置の例
を示している。同図において、１つの画素部分３に対応
して、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構
成として接続されている。４つのＴＦＴのうちＰＴＦＴ
とＮＴＦＴとはソース、ドレイン領域が電気的に接続さ
れており、一組のＣ／ＴＦＴを構成している。この２つ
のＣ／ＴＦＴは画素電極に対して直列に入出力部が電気
的に接続されており、一方の入出力部４はマトリクス配
列された信号線ＶDD1 に接続され他方の入出力部５は液
晶の画素電極６に接続されている。
図１に示される周辺回路１、２によって駆動される２×
２のアクティブマトリックス型の液晶電気光学装置の例
を示している。同図において、１つの画素部分３に対応
して、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構
成として接続されている。４つのＴＦＴのうちＰＴＦＴ
とＮＴＦＴとはソース、ドレイン領域が電気的に接続さ
れており、一組のＣ／ＴＦＴを構成している。この２つ
のＣ／ＴＦＴは画素電極に対して直列に入出力部が電気
的に接続されており、一方の入出力部４はマトリクス配
列された信号線ＶDD1 に接続され他方の入出力部５は液
晶の画素電極６に接続されている。
【００１５】また、この４つのＴＦＴのゲイト電極は同
一の信号線ＶGG1 に接続されて、１つの画素部分に２組
のＣ／ＴＦＴが設けられた構成となっている。
一の信号線ＶGG1 に接続されて、１つの画素部分に２組
のＣ／ＴＦＴが設けられた構成となっている。
【００１６】このような構成のＴＦＴを持つ画素部分を
マトリクス配列させて、アクティブマトリクス型液晶電
気光学装置を構成している。
マトリクス配列させて、アクティブマトリクス型液晶電
気光学装置を構成している。
【００１７】このような構成をとることによって、ＰＴ
ＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ時
における画素部分３の電位を”１”，”０”に十分安定
して固定させ、１フレーム中にそのレベルがドリフトし
てしまうことがない表示装置を得ることができる。
ＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ時
における画素部分３の電位を”１”，”０”に十分安定
して固定させ、１フレーム中にそのレベルがドリフトし
てしまうことがない表示装置を得ることができる。
【００１８】また、本発明ではこのようなＣ／ＴＦＴＦ
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。
【００１９】また、直列に配置しているために、ＯＦＦ
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。
【００２０】また図３により、本発明の他の例を示す。
図３においても図１と同様に説明のために２×２のマト
リクス配列された例を示している。
図３においても図１と同様に説明のために２×２のマト
リクス配列された例を示している。
【００２１】同図において、１つの画素部分３に対応し
て、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構成
として接続されている。すなわち、４つのＴＦＴのうち
２つのＰＴＦＴのソース、ドレイン領域を直列に接続
し、さらに２つのＮＴＦＴのソース、ドレイン領域をも
直列に接続している。このようなＰＴＦＴ群とＮＴＦＴ
群のソース、ドレイン領域が電気的に接続されており、
一組のＣ／ＴＦＴを構成している。このＣ／ＴＦＴは画
素電極に対して直列に入出力部が電気的に接続されてお
り、一方の入出力部３０はマトリクス配列された信号線
ＶDD1 に接続され他方の入出力部３１は液晶の画素電極
６に接続されている。
て、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構成
として接続されている。すなわち、４つのＴＦＴのうち
２つのＰＴＦＴのソース、ドレイン領域を直列に接続
し、さらに２つのＮＴＦＴのソース、ドレイン領域をも
直列に接続している。このようなＰＴＦＴ群とＮＴＦＴ
群のソース、ドレイン領域が電気的に接続されており、
一組のＣ／ＴＦＴを構成している。このＣ／ＴＦＴは画
素電極に対して直列に入出力部が電気的に接続されてお
り、一方の入出力部３０はマトリクス配列された信号線
ＶDD1 に接続され他方の入出力部３１は液晶の画素電極
６に接続されている。
【００２２】また、この４つのＴＦＴのゲイト電極は同
一の信号線ＶGG1 に接続されて、１つの画素部分に４つ
のＴＦＴからなる１組のＣ／ＴＦＴが設けられた構成と
なっている。
一の信号線ＶGG1 に接続されて、１つの画素部分に４つ
のＴＦＴからなる１組のＣ／ＴＦＴが設けられた構成と
なっている。
【００２３】このように、本発明においては、画素電極
に対して直列に複数個のＴＦＴを設けて、個々あるいは
全体でＣ／ＴＦＴとして機能させることにより、ＴＦＴ
の動作不良に対する補償の機能を実現したことを特徴と
するものであり、上記の例のみに限定されることはな
く、複数のＴＦＴを設けても実現することができる。
に対して直列に複数個のＴＦＴを設けて、個々あるいは
全体でＣ／ＴＦＴとして機能させることにより、ＴＦＴ
の動作不良に対する補償の機能を実現したことを特徴と
するものであり、上記の例のみに限定されることはな
く、複数のＴＦＴを設けても実現することができる。
【００２４】また、図１の例においては、ＰＴＦＴとＮ
ＴＦＴとの相対的な位置関係を変えても、全く同じ機能
を実現することができ、液晶電気光学装置のレイアウト
に自由度を与えることができる。
ＴＦＴとの相対的な位置関係を変えても、全く同じ機能
を実現することができ、液晶電気光学装置のレイアウト
に自由度を与えることができる。
【００２５】
〔実施例１〕この実施例は図３に示す等価回路に対応す
る液晶電気光学装置であり、１つの画素に対して、２つ
のＰＴＦＴと２つのＮＴＦＴを設けたものである。
る液晶電気光学装置であり、１つの画素に対して、２つ
のＰＴＦＴと２つのＮＴＦＴを設けたものである。
【００２６】また、図４にその上面図と断面図、図５に
本実施例で使用するＴＦＴの作製工程図を示している。
これらの図においては説明を行う為に描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
本実施例で使用するＴＦＴの作製工程図を示している。
これらの図においては説明を行う為に描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
【００２７】まずＰＴＦＴ４１とＮＴＦＴ４０の作製工
程を図５を用いて説明する。ＰＴＦＴもＮＴＦＴも基本
的な作製方法は導入する不純物の種類以外は同じなの
で、図５を使用して説明を行う。
程を図５を用いて説明する。ＰＴＦＴもＮＴＦＴも基本
的な作製方法は導入する不純物の種類以外は同じなの
で、図５を使用して説明を行う。
【００２８】まず、ANガラス、パイレックスガラス等の
約600 ℃の熱処理に耐え得るガラス基板５０上にマグネ
トロンRF（高周波) スパッタ法を用いてブロッキング層
としての酸化珪素膜５１を1000〜3000Åの厚さに作製し
た。プロセス条件は酸素100%雰囲気、成膜温度150 ℃、
出力400 〜800W、圧力0.5 Ｐa とした。タ−ゲットに石
英または単結晶シリコンを用い、成膜速度は30〜100 Å
／分であった。さらにこの上にシリコン膜５２をＬＰＣ
ＶＤ（減圧気相) 法、スパッタ法またはプラズマＣＶＤ
法により形成し、公知のフォトリソ等のパターニング工
程を経て(A) の形状を得た。
約600 ℃の熱処理に耐え得るガラス基板５０上にマグネ
トロンRF（高周波) スパッタ法を用いてブロッキング層
としての酸化珪素膜５１を1000〜3000Åの厚さに作製し
た。プロセス条件は酸素100%雰囲気、成膜温度150 ℃、
出力400 〜800W、圧力0.5 Ｐa とした。タ−ゲットに石
英または単結晶シリコンを用い、成膜速度は30〜100 Å
／分であった。さらにこの上にシリコン膜５２をＬＰＣ
ＶＤ（減圧気相) 法、スパッタ法またはプラズマＣＶＤ
法により形成し、公知のフォトリソ等のパターニング工
程を経て(A) の形状を得た。
【００２９】このシリコン膜を減圧気相法で形成する場
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をＣＶＤ装置に供給して成膜した。反応炉内圧力は3
0〜300 Ｐa とした。成膜速度50〜250 Å／分であっ
た。ＮＴＦＴとＰＴＦＴとのスレッシュホ−ルド電圧(V
th) を概略同一に制御するため、ホウ素をジボランを用
いて１×1014〜１×1017cm-3の濃度として成膜中に添加
してもよい。
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をＣＶＤ装置に供給して成膜した。反応炉内圧力は3
0〜300 Ｐa とした。成膜速度50〜250 Å／分であっ
た。ＮＴＦＴとＰＴＦＴとのスレッシュホ−ルド電圧(V
th) を概略同一に制御するため、ホウ素をジボランを用
いて１×1014〜１×1017cm-3の濃度として成膜中に添加
してもよい。
【００３０】またこのシリコン膜をスパッタ法によって
得る場合、スパッタ前の背圧を１×10-5Ｐa 以下とし、
単結晶シリコンをタ−ゲットとし、アルゴンに水素を20
〜80％に混入した雰囲気で行った。例えばアルゴン20
％、水素80％とした。成膜温度は150 ℃、周波数は13.5
6MHz、スパッタ出力400 〜800Wとした。圧力は0.5 Ｐa
であった。
得る場合、スパッタ前の背圧を１×10-5Ｐa 以下とし、
単結晶シリコンをタ−ゲットとし、アルゴンに水素を20
〜80％に混入した雰囲気で行った。例えばアルゴン20
％、水素80％とした。成膜温度は150 ℃、周波数は13.5
6MHz、スパッタ出力400 〜800Wとした。圧力は0.5 Ｐa
であった。
【００３１】またプラズマＣＶＤ法によりこのシリコン
膜を得る場合、その成膜温度は例えば300 ℃とし、反応
気体としてモノシラン(SiH4)またはジシラン(Si2H6) を
使用できる。このような反応性気体をＰＣＶＤ装置内に
導入し、13.56MHzの高周波電力を加えて成膜した。
膜を得る場合、その成膜温度は例えば300 ℃とし、反応
気体としてモノシラン(SiH4)またはジシラン(Si2H6) を
使用できる。このような反応性気体をＰＣＶＤ装置内に
導入し、13.56MHzの高周波電力を加えて成膜した。
【００３２】これらの方法によって形成された被膜は、
酸素が７×1020cm-3以下であることが好ましい。この酸
素濃度が高いと、半導体層を結晶化させにくく、そのた
め熱アニ−ル温度を高くするかまたは熱アニ−ル時間を
長くしなければならない。また少なすぎると、液晶電気
光学装置に使用するバックライトにより半導体層が光照
射された際にオフ状態のリ−ク電流が増加してしまう。
そのため４×1019〜４×1021cm-3の範囲であれば、中温
（６００℃以下）の熱アニールで容易に結晶化可能であ
る。例えば本実施例で使用する被膜をSIMS（二次イオン
質量分析) 法によって不純物を測定した。その結果、酸
素量が８×1018cm-3、炭素３×1016cm-3を得た。また水
素は４×1020cm-3であり、珪素４×1022cm-3として比較
すると１原子％であった。
酸素が７×1020cm-3以下であることが好ましい。この酸
素濃度が高いと、半導体層を結晶化させにくく、そのた
め熱アニ−ル温度を高くするかまたは熱アニ−ル時間を
長くしなければならない。また少なすぎると、液晶電気
光学装置に使用するバックライトにより半導体層が光照
射された際にオフ状態のリ−ク電流が増加してしまう。
そのため４×1019〜４×1021cm-3の範囲であれば、中温
（６００℃以下）の熱アニールで容易に結晶化可能であ
る。例えば本実施例で使用する被膜をSIMS（二次イオン
質量分析) 法によって不純物を測定した。その結果、酸
素量が８×1018cm-3、炭素３×1016cm-3を得た。また水
素は４×1020cm-3であり、珪素４×1022cm-3として比較
すると１原子％であった。
【００３３】また、ソ−ス、ドレイン領域に対してより
結晶化を助長させるため、酸素濃度を７×1020cm-3以
下、好ましくは７×1019cm-3以下とし、ピクセル構成す
るＴＦＴのチャネル形成領域の一部のみに酸素、炭素又
は窒素をイオン注入法により５×1019〜５×1021cm-3と
なるように添加して光に対する敏感性を弱くすることも
有効である。このようにした場合、特に周辺回路を構成
するＴＦＴには、この酸素の混入をより少なくし、より
大きいキャリア移動度を有せしめることができ、高周波
動作を容易にさせることができ、画素周辺のスイッチン
グのＴＦＴはオフ状態でリーク電流を減らすことが可能
となった。
結晶化を助長させるため、酸素濃度を７×1020cm-3以
下、好ましくは７×1019cm-3以下とし、ピクセル構成す
るＴＦＴのチャネル形成領域の一部のみに酸素、炭素又
は窒素をイオン注入法により５×1019〜５×1021cm-3と
なるように添加して光に対する敏感性を弱くすることも
有効である。このようにした場合、特に周辺回路を構成
するＴＦＴには、この酸素の混入をより少なくし、より
大きいキャリア移動度を有せしめることができ、高周波
動作を容易にさせることができ、画素周辺のスイッチン
グのＴＦＴはオフ状態でリーク電流を減らすことが可能
となった。
【００３４】これらの方法によって形成された被膜中に
は、酸素が７×1019cm-3以下、好ましくは１×1019cm-3
以下の存在濃度であることが好ましい。なぜなら、その
代表的な結晶化条件下で結晶化をさせる場合、結晶化の
程度を助長させ得るからである。
は、酸素が７×1019cm-3以下、好ましくは１×1019cm-3
以下の存在濃度であることが好ましい。なぜなら、その
代表的な結晶化条件下で結晶化をさせる場合、結晶化の
程度を助長させ得るからである。
【００３５】かくして、アモルファス状態の珪素膜を50
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合（アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度（μｈ）＝10〜200cm2/Vsec 、電子移動度（μ
e ）＝15〜300cm2/Vsec が得られる。
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合（アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度（μｈ）＝10〜200cm2/Vsec 、電子移動度（μ
e ）＝15〜300cm2/Vsec が得られる。
【００３６】他方、上記の如く中温でのアニ−ルではな
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。
【００３７】即ち、本発明の実施例ではかくの如く、セ
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜４２０として厚さは500 〜2000Å例えば1000
Åに形成した。これはブロッキング層としての酸化珪素
膜５１の作製と同一条件とした。この成膜中に弗素を少
量添加させてもよい。さらにこの後、この上側にアルミ
ニウムからなる金属被膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極４１３、４１６を形
成した。例えばチャネル長10μｍ、厚さ０．３μｍの厚
さに形成し図５(B) の形状を得た。 また、このゲイト
電極の延長部分は図４の上面図におけるＹ方向の電極配
線４３、４４を同時に構成している。
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜４２０として厚さは500 〜2000Å例えば1000
Åに形成した。これはブロッキング層としての酸化珪素
膜５１の作製と同一条件とした。この成膜中に弗素を少
量添加させてもよい。さらにこの後、この上側にアルミ
ニウムからなる金属被膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極４１３、４１６を形
成した。例えばチャネル長10μｍ、厚さ０．３μｍの厚
さに形成し図５(B) の形状を得た。 また、このゲイト
電極の延長部分は図４の上面図におけるＹ方向の電極配
線４３、４４を同時に構成している。
【００３８】このゲイト電極としては、アルミニウムを
使用したが、その他の金属材料、例えばモリブデン、ク
ロムやドープされたシリコン被膜等を使用できる。ま
た、本実施例のようにアルミニウムをゲイト電極として
使用した場合には、その周辺を陽極酸化し、その酸化膜
を利用して、セルファライン的にソース、ドレイン領域
の電極のコンタクトホールを形成でき、チャネル領域の
近くに給電点を設けることができ、ソース、ドレイン領
域における抵抗成分の影響を少なくすることが可能とな
る。
使用したが、その他の金属材料、例えばモリブデン、ク
ロムやドープされたシリコン被膜等を使用できる。ま
た、本実施例のようにアルミニウムをゲイト電極として
使用した場合には、その周辺を陽極酸化し、その酸化膜
を利用して、セルファライン的にソース、ドレイン領域
の電極のコンタクトホールを形成でき、チャネル領域の
近くに給電点を設けることができ、ソース、ドレイン領
域における抵抗成分の影響を少なくすることが可能とな
る。
【００３９】次に、図５(C) において、フォトレジスト
をフォトマスクを用いて形成し、ＮＴＦＴ領域上にマス
クを形成し、まずＰＴＦＴを作製する。
をフォトマスクを用いて形成し、ＮＴＦＴ領域上にマス
クを形成し、まずＰＴＦＴを作製する。
【００４０】ＰＴＦＴ用であればソ−ス、ドレイン領域
４１０、４１２、４１５に対し、ホウ素を１×1015cm-3
のド−プ量をイオン注入法によりゲイト電極をマスクと
してセルファラインで形成した。
４１０、４１２、４１５に対し、ホウ素を１×1015cm-3
のド−プ量をイオン注入法によりゲイト電極をマスクと
してセルファラインで形成した。
【００４１】また、ＮＴＦＴを作製する場合はこの不純
物として、リンを１×1015cm-3の量、イオン注入法によ
り添加することによりＮＴＦＴ用のソース、ドレインを
形成することができる。本実施例においては図４に示さ
れるようにＰＴＦＴ４１とＮＴＦＴ４０が平行に並んで
いるので、それぞれのＴＦＴを作製する際には片側のＴ
ＦＴの領域をフォトレジスト等でマスクをすればよい。
物として、リンを１×1015cm-3の量、イオン注入法によ
り添加することによりＮＴＦＴ用のソース、ドレインを
形成することができる。本実施例においては図４に示さ
れるようにＰＴＦＴ４１とＮＴＦＴ４０が平行に並んで
いるので、それぞれのＴＦＴを作製する際には片側のＴ
ＦＴの領域をフォトレジスト等でマスクをすればよい。
【００４２】また、このイオン注入はゲイト絶縁膜４２
０を通じて行った。しかし図５(B)において、ゲイト電
極４１３、４１６をマスクとしてシリコン膜上の酸化珪
素を除去し、その後、ホウ素、リンを直接珪素膜中にイ
オン注入してもよい。
０を通じて行った。しかし図５(B)において、ゲイト電
極４１３、４１６をマスクとしてシリコン膜上の酸化珪
素を除去し、その後、ホウ素、リンを直接珪素膜中にイ
オン注入してもよい。
【００４３】次に、600 ℃にて10〜50時間再び加熱アニ
−ルを行った。そして図４のＮＴＦＴの不純物領域ドレ
イン４００、４０２、４０５、ＰＴＦＴの不純物領域４
１０、４１２、４１５の不純物を活性化してＮ+ 、Ｐ+
として作製した。また、ゲイト電極４１３下にはチャネ
ル形成領域４１１と４０１がゲイト電極４１６下にはチ
ャネル形成領域４１４と４０４がセミアモルファス半導
体として形成されている。
−ルを行った。そして図４のＮＴＦＴの不純物領域ドレ
イン４００、４０２、４０５、ＰＴＦＴの不純物領域４
１０、４１２、４１５の不純物を活性化してＮ+ 、Ｐ+
として作製した。また、ゲイト電極４１３下にはチャネ
ル形成領域４１１と４０１がゲイト電極４１６下にはチ
ャネル形成領域４１４と４０４がセミアモルファス半導
体として形成されている。
【００４４】かくすると、セルフアライン方式でありな
がらも、700 ℃以上にすべての温度を加えることがなく
図４に示すＣ／ＴＦＴを作ることができる。そのため、
基板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶電気光学装置にきわめて適し
ているプロセスである。
がらも、700 ℃以上にすべての温度を加えることがなく
図４に示すＣ／ＴＦＴを作ることができる。そのため、
基板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶電気光学装置にきわめて適し
ているプロセスである。
【００４５】熱アニ−ルは図５(A),(C) で２回行った。
しかし図５(A) のアニ−ルは求める特性により省略し、
双方を図５(C) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。
しかし図５(A) のアニ−ルは求める特性により省略し、
双方を図５(C) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。
【００４６】また、図５（Ｃ）のアニール工程の前また
は後において、ゲイト電極４１３、４１６の表面を陽極
酸化して、酸化アルミニウム絶縁膜５３を形成する。次
に、図５(D) において、層間絶縁物４１８をその上面に
前記したスパッタ法により酸化珪素膜として形成を行っ
た。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ法
を用いてもよい。例えば0.2 〜0.4 μｍの厚さに形成し
た。その後、フォトマスクを用いて電極用の窓５４を形
成した。この窓の作製にはフォトマスクを使用して行う
が、その際に前述の酸化アルミニウム膜５３にその端部
をあわせてコンタクトホールを形成し、不純物領域への
給電点とチャネル形成領域との距離を短くすることがで
きる。
は後において、ゲイト電極４１３、４１６の表面を陽極
酸化して、酸化アルミニウム絶縁膜５３を形成する。次
に、図５(D) において、層間絶縁物４１８をその上面に
前記したスパッタ法により酸化珪素膜として形成を行っ
た。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ法
を用いてもよい。例えば0.2 〜0.4 μｍの厚さに形成し
た。その後、フォトマスクを用いて電極用の窓５４を形
成した。この窓の作製にはフォトマスクを使用して行う
が、その際に前述の酸化アルミニウム膜５３にその端部
をあわせてコンタクトホールを形成し、不純物領域への
給電点とチャネル形成領域との距離を短くすることがで
きる。
【００４７】さらにこれら全体をアルミニウムをスパッ
タ法により形成し、リ−ド４５をフォトマスクを用いて
作製した。さらに図４(A) に示す如く、４つのＴＦＴを
相補型とし、かつその出力端４０５、４１５をコンタク
ト３１にて液晶装置の一方の画素電極である透明電極６
に連結するため、スパッタ法によりITO(インジュ−ム・
スズ酸化膜）を形成した。それをフォトマスクによりエ
ッチングして、画素電極６を構成させた。このITO は室
温〜150 ℃で成膜し、それを200 〜400 ℃の酸素または
大気中のアニ−ルにより成就した。
タ法により形成し、リ−ド４５をフォトマスクを用いて
作製した。さらに図４(A) に示す如く、４つのＴＦＴを
相補型とし、かつその出力端４０５、４１５をコンタク
ト３１にて液晶装置の一方の画素電極である透明電極６
に連結するため、スパッタ法によりITO(インジュ−ム・
スズ酸化膜）を形成した。それをフォトマスクによりエ
ッチングして、画素電極６を構成させた。このITO は室
温〜150 ℃で成膜し、それを200 〜400 ℃の酸素または
大気中のアニ−ルにより成就した。
【００４８】かくの如くにして２つのＰＴＦＴ４１と２
つのＮＴＦＴ４０と透明導電膜の電極６とを同一ガラス
基板５０上に作製した。かかるＴＦＴの特性を下記の表
１に略記する。
つのＮＴＦＴ４０と透明導電膜の電極６とを同一ガラス
基板５０上に作製した。かかるＴＦＴの特性を下記の表
１に略記する。
【００４９】
【表１】
【００５０】かかる半導体を用いることにより、一般に
不可能とされていたＴＦＴに大きな移動度を作ることが
できた。そのため、初めて図４に示した液晶電気光学装
置のアクティブ素子として相補型ＴＦＴを構成させるこ
とができた。
不可能とされていたＴＦＴに大きな移動度を作ることが
できた。そのため、初めて図４に示した液晶電気光学装
置のアクティブ素子として相補型ＴＦＴを構成させるこ
とができた。
【００５１】本実施例においてはＴＦＴの構造として、
プレーナ型のＴＦＴを用いて説明を行ったが、特にこの
構造に限定されることはなく、その他の構造のＴＦＴで
も本発明の効果を実現することが可能である。
プレーナ型のＴＦＴを用いて説明を行ったが、特にこの
構造に限定されることはなく、その他の構造のＴＦＴで
も本発明の効果を実現することが可能である。
【００５２】図４において、Ｙ軸方向にＶDD1 、ＶDD2
を有するＹ軸方向の配線（以下Ｙ線ともいう）４３、４
４を形成した。なおＸ軸方向はＶGG1 、ＶGG2 とＸ軸方
向の配線（以下Ｘ線ともいう）４５、４６を形成した。
図４(A) は平面図であるが、そのA-A■の縦断面図を図
４(B) に示す。またB-B'の縦断面図を図４(C) に示す。
２つのＮＴＦＴ４０と２つのＰＴＦＴ４１はＹ線ＶDD1
とＸ線ＶGG1 との交差部に設けられＣ／ＴＦＴを形成し
ている。また他の画素にも図４(A) に示すように同じ構
成を有したＣ／ＴＦＴを用いたマトリックス構成を有せ
しめた。Ｃ／ＴＦＴを構成するＮＴＦＴ４０、ＰＴＦＴ
４１はソース, ドレインである４０５、４１５がコンタ
クト３１を介して画素電極である透明導電膜６と連結さ
れ、他方のソース、ドレイン領域４００、４１０はコン
タクト３０によりマトリックス構成を有する一方の信号
線であるＸ線の４５に連結している。また、ＮＴＦＴ,
ＰＴＦＴの全部のゲイト電極は一方の信号線であるＹ線
の４３ のアルミニウム配線に連結されている。すなわ
ち、２つのＰＴＦＴが画素電極とＹ線の信号線４３の間
に直列に接続され、同様に２つのＮＴＦＴも画素電極と
Ｙ線の信号線４３の間に直列に接続されこれら４つのＴ
ＦＴでＣ／ＴＦＴを構成させることができた。
を有するＹ軸方向の配線（以下Ｙ線ともいう）４３、４
４を形成した。なおＸ軸方向はＶGG1 、ＶGG2 とＸ軸方
向の配線（以下Ｘ線ともいう）４５、４６を形成した。
図４(A) は平面図であるが、そのA-A■の縦断面図を図
４(B) に示す。またB-B'の縦断面図を図４(C) に示す。
２つのＮＴＦＴ４０と２つのＰＴＦＴ４１はＹ線ＶDD1
とＸ線ＶGG1 との交差部に設けられＣ／ＴＦＴを形成し
ている。また他の画素にも図４(A) に示すように同じ構
成を有したＣ／ＴＦＴを用いたマトリックス構成を有せ
しめた。Ｃ／ＴＦＴを構成するＮＴＦＴ４０、ＰＴＦＴ
４１はソース, ドレインである４０５、４１５がコンタ
クト３１を介して画素電極である透明導電膜６と連結さ
れ、他方のソース、ドレイン領域４００、４１０はコン
タクト３０によりマトリックス構成を有する一方の信号
線であるＸ線の４５に連結している。また、ＮＴＦＴ,
ＰＴＦＴの全部のゲイト電極は一方の信号線であるＹ線
の４３ のアルミニウム配線に連結されている。すなわ
ち、２つのＰＴＦＴが画素電極とＹ線の信号線４３の間
に直列に接続され、同様に２つのＮＴＦＴも画素電極と
Ｙ線の信号線４３の間に直列に接続されこれら４つのＴ
ＦＴでＣ／ＴＦＴを構成させることができた。
【００５３】かくして２本のＸ線、Ｙ線に挟まれた間
（内側) に透明導電膜６と４つのＴＦＴによって構成さ
れるＣ／ＴＦＴとにより１つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、２
×２のマトリックスの１つの例またはそれを拡大した64
0 ×480 、1280×960 といった大画素の液晶電気光学装
置を作ることが可能となった。
（内側) に透明導電膜６と４つのＴＦＴによって構成さ
れるＣ／ＴＦＴとにより１つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、２
×２のマトリックスの１つの例またはそれを拡大した64
0 ×480 、1280×960 といった大画素の液晶電気光学装
置を作ることが可能となった。
【００５４】図４は液晶電気光学装置における液晶を挟
持する一方の基板の構成を示すものである。図４にその
構成が示される基板上に設けられた液晶駆動素子の透明
導電膜上に配向膜、配向処理を施し、さらにこの基板と
もう一方の画素電極を有する基板との間に一定の間隔を
あけて公知の方法により互いに配設した。そしてその間
に液晶材料を注入して本実施例である液晶電気光学装置
を完成させた。液晶材料にＴＮ液晶を用いるならば、基
板間の間隔を約10μm 程度とし、透明導電膜双方に配向
膜をラビング処理して形成する必要がある。
持する一方の基板の構成を示すものである。図４にその
構成が示される基板上に設けられた液晶駆動素子の透明
導電膜上に配向膜、配向処理を施し、さらにこの基板と
もう一方の画素電極を有する基板との間に一定の間隔を
あけて公知の方法により互いに配設した。そしてその間
に液晶材料を注入して本実施例である液晶電気光学装置
を完成させた。液晶材料にＴＮ液晶を用いるならば、基
板間の間隔を約10μm 程度とし、透明導電膜双方に配向
膜をラビング処理して形成する必要がある。
【００５５】また液晶材料に強誘電性液晶を用いる場合
は、動作電圧を±20Ｖとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極上のみに配向膜
を設けてラビング処理を施せばよい。
は、動作電圧を±20Ｖとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極上のみに配向膜
を設けてラビング処理を施せばよい。
【００５６】分散型液晶またはポリマー型液晶を用いる
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±10〜±15Ｖとし、セル間隔
（液晶を挟持する一対の基板の間隔）を１〜10μm と薄
くした。特に分散型液晶を用いる場合には、偏光板も不
要のため、反射型としても、また透過型としても光量を
大きくすることができる。そしてその液晶はスレッシュ
ホールドがないため、本発明のＣ／ＴＦＴの特徴である
明確なスレッシュホールド電圧が規定される駆動素子
（Ｃ／ＴＦＴ) を用いると大きなコントラスト得ること
ができ、またクロストーク（隣の画素との悪干渉）を除
くことができた。
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±10〜±15Ｖとし、セル間隔
（液晶を挟持する一対の基板の間隔）を１〜10μm と薄
くした。特に分散型液晶を用いる場合には、偏光板も不
要のため、反射型としても、また透過型としても光量を
大きくすることができる。そしてその液晶はスレッシュ
ホールドがないため、本発明のＣ／ＴＦＴの特徴である
明確なスレッシュホールド電圧が規定される駆動素子
（Ｃ／ＴＦＴ) を用いると大きなコントラスト得ること
ができ、またクロストーク（隣の画素との悪干渉）を除
くことができた。
【００５７】本実施例においては、素子の半導体として
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。
【００５８】また本実施例においては、液晶電気光学装
置の一例として液晶表示装置を用いているが画素電極に
電圧を印加し、そのことによって何らかの表示作用を行
なおうとする表示装置における画素を駆動する素子に本
発明のＣ／ＴＦＴが使用できることはいうまでもない。
置の一例として液晶表示装置を用いているが画素電極に
電圧を印加し、そのことによって何らかの表示作用を行
なおうとする表示装置における画素を駆動する素子に本
発明のＣ／ＴＦＴが使用できることはいうまでもない。
【００５９】本発明の特長は、１つの画素に複数のＴＦ
Ｔが相補構成をして設けられていること、また電極６は
液晶電位ＶLCを構成するが、それは、ＰＴＦＴがオンで
ありＮＴＦＴがオフか、またはＰＴＦＴがオフでありＮ
ＴＦＴがオンか、のいずれのレベルに固定されることで
ある。
Ｔが相補構成をして設けられていること、また電極６は
液晶電位ＶLCを構成するが、それは、ＰＴＦＴがオンで
ありＮＴＦＴがオフか、またはＰＴＦＴがオフでありＮ
ＴＦＴがオンか、のいずれのレベルに固定されることで
ある。
【００６０】以下、図６を用いて本実施例のＣ／ＴＦＴ
の動作原理を説明する。図３に示されている一対の信号
線ＶDD1 、ＶDD2、ＶGG1 、ＶGG2 とに信号電圧を加え
ることによって、画素部分に電圧を印加し、液晶電気光
学効果を発現させるものである。図６にＡ点（ＶDD1 と
ＶGG1 との交点に位置する画素）に存在する液晶に電圧
を印加するためにこれら４つの信号線および他方の基板
上の対抗電極に加える信号電圧の駆動波形チャートを示
す。図６を見ればわかるように図３に示されているのは
２×２のマトリックスであるので１フレームは２分割さ
れている。またこの場合における液晶３に実際に印加さ
れる電圧をブロックＡ電圧として示す。図６に示されて
いるのは単にＯＮ、ＯＦＦの状態のみであるが、階調表
示をするためにはＶDD1 またはＶDD2に加える信号電圧
のをその強弱に応じた信号電圧波形にすればよい。例え
ば図３の場合において、Ａ点の液晶の透過率を大きくと
りたいのならば、図６のＶDD1 の液晶の透過率に応じて
高い電圧の信号電圧を加えればよく、逆に液晶の透過率
を小さくとりたいのならば低い電圧の信号電圧を加えれ
ばよい。（すなわち、ＶDD1 、ＶDD2の印加電圧によ
り、階調表示をさせることができる。）
の動作原理を説明する。図３に示されている一対の信号
線ＶDD1 、ＶDD2、ＶGG1 、ＶGG2 とに信号電圧を加え
ることによって、画素部分に電圧を印加し、液晶電気光
学効果を発現させるものである。図６にＡ点（ＶDD1 と
ＶGG1 との交点に位置する画素）に存在する液晶に電圧
を印加するためにこれら４つの信号線および他方の基板
上の対抗電極に加える信号電圧の駆動波形チャートを示
す。図６を見ればわかるように図３に示されているのは
２×２のマトリックスであるので１フレームは２分割さ
れている。またこの場合における液晶３に実際に印加さ
れる電圧をブロックＡ電圧として示す。図６に示されて
いるのは単にＯＮ、ＯＦＦの状態のみであるが、階調表
示をするためにはＶDD1 またはＶDD2に加える信号電圧
のをその強弱に応じた信号電圧波形にすればよい。例え
ば図３の場合において、Ａ点の液晶の透過率を大きくと
りたいのならば、図６のＶDD1 の液晶の透過率に応じて
高い電圧の信号電圧を加えればよく、逆に液晶の透過率
を小さくとりたいのならば低い電圧の信号電圧を加えれ
ばよい。（すなわち、ＶDD1 、ＶDD2の印加電圧によ
り、階調表示をさせることができる。）
【００６１】一方、ＶGG1 、ＶGG2 に加える信号電圧は
Ｃ／ＴＦＴのスレッシュホールド電圧Ｖthよりも大きく
なければならない（ＶGG≫Ｖth )。さらに図６に示され
るように印加電圧に対して液晶が反応する電圧であるス
レッシュホールド電圧ともいえるＶOFFSET電圧をマイナ
ス電位で対抗電極に印加することは、液晶の透過率と液
晶への印加電圧の関係を利用して階調表示をする場合に
有用である。
Ｃ／ＴＦＴのスレッシュホールド電圧Ｖthよりも大きく
なければならない（ＶGG≫Ｖth )。さらに図６に示され
るように印加電圧に対して液晶が反応する電圧であるス
レッシュホールド電圧ともいえるＶOFFSET電圧をマイナ
ス電位で対抗電極に印加することは、液晶の透過率と液
晶への印加電圧の関係を利用して階調表示をする場合に
有用である。
【００６２】このような駆動おいて、ＰＴＦＴ４１また
はＮＴＦＴ４０を構成する２つのＴＦＴうち１つがショ
ートまたはリーク等により、動作不良となった場合、通
常はＶDD1 またはＶDD2の印加電圧がＶGG1 またはＶ
GG2 の選択信号にかかわらず、そのまま液晶画素部分に
加えられることになり、常にＯＮ状態（またはＯＦＦ状
態）となってしまう。本発明のようにＶDD1 またはＶ
DD2と画素電極間に直列に２つのＰＴＦＴ、ＮＴＦＴを
設けることにより、一方のＴＦＴのソース、ドレイン間
がショートしても、他方のＴＦＴにて選択、非選択を制
御できるので、ＴＦＴの補償を行うことができ、液晶電
気光学装置の歩留り向上に役立った。
はＮＴＦＴ４０を構成する２つのＴＦＴうち１つがショ
ートまたはリーク等により、動作不良となった場合、通
常はＶDD1 またはＶDD2の印加電圧がＶGG1 またはＶ
GG2 の選択信号にかかわらず、そのまま液晶画素部分に
加えられることになり、常にＯＮ状態（またはＯＦＦ状
態）となってしまう。本発明のようにＶDD1 またはＶ
DD2と画素電極間に直列に２つのＰＴＦＴ、ＮＴＦＴを
設けることにより、一方のＴＦＴのソース、ドレイン間
がショートしても、他方のＴＦＴにて選択、非選択を制
御できるので、ＴＦＴの補償を行うことができ、液晶電
気光学装置の歩留り向上に役立った。
【００６３】同時にこれら４つのＴＦＴは全体でＣ／Ｔ
ＦＴ構成をとっており、従来の問題であった、液晶電位
の不安定性を取り除き、液晶電位を固定でき、安定な液
晶電気光学効果を発現させえるものであった。
ＦＴ構成をとっており、従来の問題であった、液晶電位
の不安定性を取り除き、液晶電位を固定でき、安定な液
晶電気光学効果を発現させえるものであった。
【００６４】〔実施例２〕本実施例は、図７(A) にその
平面図を、図７(B) にＡ−Ａ, の断面図を、図７(C) に
Ｂ−Ｂ, の断面図を示す構成を有する液晶電気光学装置
である。
平面図を、図７(B) にＡ−Ａ, の断面図を、図７(C) に
Ｂ−Ｂ, の断面図を示す構成を有する液晶電気光学装置
である。
【００６５】本実施例の等価回路は図１に示すようなも
ので、４つのＴＦＴでスイッチング素子部分が構成さ
れ、１つのＰＴＦＴとＮＴＦＴとをＣ／ＴＦＴ構成し、
このＣ／ＴＦＴを２組ＶDD1 、ＶDD2と画素電極６との
間に直列に設けた構成としている。
ので、４つのＴＦＴでスイッチング素子部分が構成さ
れ、１つのＰＴＦＴとＮＴＦＴとをＣ／ＴＦＴ構成し、
このＣ／ＴＦＴを２組ＶDD1 、ＶDD2と画素電極６との
間に直列に設けた構成としている。
【００６６】本実施例は、実施例１において、最後に画
素電極である透明導電膜６を作製していたものをまず最
初に透明導電膜６を成膜し、パターニングすることによ
って画素電極６を得るものである。この時同時に１組の
Ｃ／ＴＦＴともう一方のＣ／ＴＦＴとを接続する電極部
分７０３も設けた。
素電極である透明導電膜６を作製していたものをまず最
初に透明導電膜６を成膜し、パターニングすることによ
って画素電極６を得るものである。この時同時に１組の
Ｃ／ＴＦＴともう一方のＣ／ＴＦＴとを接続する電極部
分７０３も設けた。
【００６７】こうすることによって、透明導電膜例えば
ＩＴＯをパターニングする際に下部の素子破壊したり、
配線を断線させたりすることのない工程で、本発明の構
成を得ることができる。
ＩＴＯをパターニングする際に下部の素子破壊したり、
配線を断線させたりすることのない工程で、本発明の構
成を得ることができる。
【００６８】また、本実施例の場合、２つのＰＴＦＴ７
１、７２と２つのＮＴＦＴ７３、７４の位置はどの位置
でも電気的に等価であり、実施例１と同様の効果を示す
と同時にＴＦＴ作製プロセス上の必要の程度により任意
の位置にＴＦＴに配置することができる。
１、７２と２つのＮＴＦＴ７３、７４の位置はどの位置
でも電気的に等価であり、実施例１と同様の効果を示す
と同時にＴＦＴ作製プロセス上の必要の程度により任意
の位置にＴＦＴに配置することができる。
【００６９】さらに、素子の構造は逆スタガー型のＴＦ
Ｔとして、ＰＴＦＴ７１、７２においては、ゲイト電極
７５、７６とソース、ドレイン領域７００、７０２、７
０４、７０６がゲイト絶縁膜７０８、７０９上に設けら
れている。
Ｔとして、ＰＴＦＴ７１、７２においては、ゲイト電極
７５、７６とソース、ドレイン領域７００、７０２、７
０４、７０６がゲイト絶縁膜７０８、７０９上に設けら
れている。
【００７０】本実施例ではこれらの半導体層として、Ｐ
ＣＶＤ法によって作製されたシリコン半導体層を熱アニ
ール処理を施し、結晶化を促進した半導体層を使用し
た。
ＣＶＤ法によって作製されたシリコン半導体層を熱アニ
ール処理を施し、結晶化を促進した半導体層を使用し
た。
【００７１】さらにＮＴＦＴは図示さていないが、ＰＴ
ＦＴと同様の構造であり、ＰＴＦＴの横に設けられてい
るが、特にこの位置関係は限定されることなく、任意の
位置関係にＰＴＦＴとＮＴＦＴとを配置することができ
る。
ＦＴと同様の構造であり、ＰＴＦＴの横に設けられてい
るが、特にこの位置関係は限定されることなく、任意の
位置関係にＰＴＦＴとＮＴＦＴとを配置することができ
る。
【００７２】その他作製工程等は実施例１と同様である
ので省略する。
ので省略する。
【００７３】本発明においては、ＴＦＴの不良モードが
ソース、ドレイン間のショート、リークの場合を想定し
ている為に直列に配置しているが、ゲイト絶縁膜の破壊
による不良モードの場合にはその動作保証するために
は、不良のＴＦＴのゲイト電極を信号線から電気的に切
り離す必要がある、その為直列ではゲイト電極を切り離
した場合、そのゲイト電極で動作する全てのＴＦＴが動
作できなくなり対応できない、この場合には複数のＣ／
ＴＦＴを並列に設けることで、動作不良のＴＦＴが発生
した場合、不良のＴＦＴのゲイト電極を信号線から電気
的に切り離すことが容易にできる。
ソース、ドレイン間のショート、リークの場合を想定し
ている為に直列に配置しているが、ゲイト絶縁膜の破壊
による不良モードの場合にはその動作保証するために
は、不良のＴＦＴのゲイト電極を信号線から電気的に切
り離す必要がある、その為直列ではゲイト電極を切り離
した場合、そのゲイト電極で動作する全てのＴＦＴが動
作できなくなり対応できない、この場合には複数のＣ／
ＴＦＴを並列に設けることで、動作不良のＴＦＴが発生
した場合、不良のＴＦＴのゲイト電極を信号線から電気
的に切り離すことが容易にできる。
【００７４】但しこの場合には、ソース、ドレイン領域
へ独立して、電源ラインを供給する必要が発生し、レイ
アウトパターンを工夫する必要が発生する。
へ独立して、電源ラインを供給する必要が発生し、レイ
アウトパターンを工夫する必要が発生する。
【００７５】
【発明の効果】このような構成をとることによって、Ｐ
ＴＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ
時における画素部分３の電位を”１”，”０”に十分安
定して固定させ、１フレーム中にそのレベルがドリフト
してしまうことがない表示装置を得ることができる。
ＴＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ
時における画素部分３の電位を”１”，”０”に十分安
定して固定させ、１フレーム中にそのレベルがドリフト
してしまうことがない表示装置を得ることができる。
【００７６】また、本発明ではこのようなＣ／ＴＦＴＦ
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。
【００７７】また、直列に配置しているために、ＯＦＦ
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。
【図１】本発明の構成を２×２のマトリックスに組んだ
場合の説明図である。
場合の説明図である。
【図２】本発明を使用しない従来の例を示す。
【図３】本発明の実施例の一例を示す。
【図４】本実施例１の上面図並びに断面図を示す。
【図５】ＴＦＴの作製工程図の一例をしめす。
【図６】Ｃ／ＴＦＴを駆動させる信号の一例を示す。
【図７】本実施例２の上面図並びに断面図を示す。
６ 画素電極部分 ４０ Ｐチャネル型薄膜トランジスタ（ＰＴＦＴ) ４１ Ｎチャネル型薄膜トランジスタ（ＮＴＦＴ) ４００、４０２、４０５ ソース, ドレイン電極 ４１０、４１２、４１５ ソース, ドレイン電極 ４１３、４１６ ゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図４】
【図３】
【図５】
【図６】
【図７】
Claims (5)
- 【請求項１】基板上にマトリックス構成を有する複数の
画素が設けられた液晶電気光学装置であって、それぞれ
の画素電極にＰチャネル型薄膜トランジスタとＮチャネ
ル型薄膜トランジスタとを相補型に構成した相補型薄膜
トランジスタを複数設け、該複数の相補型薄膜トランジ
スタの入出力端を直列に接続し、この入出力端の一方を
前記画素電極へ、他の一方を第１の信号線へ接続し、か
つ前記複数の相補型薄膜トランジスタの全てのゲイト電
極を第２の信号線へ接続したことを特徴とする液晶電気
光学装置。 - 【請求項２】基板上にマトリックス構成を有する複数の
画素が設けられた液晶電気光学装置であって、それぞれ
の画素電極に複数のＰチャネル型薄膜トランジスタと複
数のＮチャネル型薄膜トランジスタとを有し、前記複数
のＰチャネル型薄膜トランジスタの入出力端を直列に接
続し、この入出力端の一方を前記画素電極へ、他の一方
を第１の信号線へ接続し、前記複数のＮチャネル型薄膜
トランジスタの入出力端を直列に接続し、この入出力端
の一方を前記画素電極へ、他の一方を同じ第１の信号線
へ接続し、前記薄膜トランジスタの全てのゲイト電極を
同一の第２の信号線へ接続したことを特徴とする液晶電
気光学装置。 - 【請求項３】請求項１に記載の複数の相補型薄膜トラン
ジスタの内の少なくとも一組は残りの相補型薄膜トラン
ジスタが動作不良の際に補償する機能を有することを特
徴とする液晶電気光学装置。 - 【請求項４】請求項２に記載の複数のＰチャネル型薄膜
トランジスタの内の少なくとも一部は残りの薄膜トラン
ジスタが動作不良の際に補償する機能を有することを特
徴とする液晶電気光学装置。 - 【請求項５】請求項２に記載の複数のＮチャネル型薄膜
トランジスタの内の少なくとも一部は残りの薄膜トラン
ジスタが動作不良の際に補償する機能を有することを特
徴とする液晶電気光学装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678591A JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
| KR1019920004132A KR0133845B1 (ko) | 1991-03-15 | 1992-03-13 | 반도체장치와 그를 사용한 전기광학장치 |
| US08/247,924 US5642213A (en) | 1991-03-15 | 1994-05-20 | Electro-optical device |
| US08/470,598 US6236064B1 (en) | 1991-03-15 | 1995-06-06 | Electro-optical device |
| US09/102,283 US6713783B1 (en) | 1991-03-15 | 1998-06-22 | Compensating electro-optical device including thin film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678591A JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20502098A Division JP3220092B2 (ja) | 1991-03-15 | 1998-07-21 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0627484A true JPH0627484A (ja) | 1994-02-04 |
| JP2873632B2 JP2873632B2 (ja) | 1999-03-24 |
Family
ID=13615264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7678591A Expired - Fee Related JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5642213A (ja) |
| JP (1) | JP2873632B2 (ja) |
| KR (1) | KR0133845B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729308A (en) * | 1995-02-15 | 1998-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6462722B1 (en) | 1997-02-17 | 2002-10-08 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| KR100312112B1 (ko) * | 1995-02-15 | 2002-12-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스표시장치 |
| WO2006054568A1 (ja) * | 2004-11-19 | 2006-05-26 | Matsushita Electric Industrial Co., Ltd. | 有機半導体回路及びその駆動方法 |
| US20120286280A1 (en) * | 1997-01-17 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display device |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001360B1 (ko) * | 1990-11-26 | 1995-02-17 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 전기 광학장치와 그 구동방법 |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP2873632B2 (ja) | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| CN1161646C (zh) | 1994-06-02 | 2004-08-11 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| KR100360356B1 (ko) * | 1994-06-24 | 2003-02-17 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액티브매트릭스형액정표시장치 |
| US6198464B1 (en) | 1995-01-13 | 2001-03-06 | Hitachi, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| KR100270147B1 (ko) * | 1996-03-01 | 2000-10-16 | 니시무로 타이죠 | 액정표시장치 |
| JP4014676B2 (ja) * | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3788649B2 (ja) * | 1996-11-22 | 2006-06-21 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP3795606B2 (ja) * | 1996-12-30 | 2006-07-12 | 株式会社半導体エネルギー研究所 | 回路およびそれを用いた液晶表示装置 |
| CN100533528C (zh) * | 1997-02-17 | 2009-08-26 | 精工爱普生株式会社 | 显示装置 |
| JP3308880B2 (ja) * | 1997-11-07 | 2002-07-29 | キヤノン株式会社 | 液晶表示装置と投写型液晶表示装置 |
| JPH11195487A (ja) * | 1997-12-27 | 1999-07-21 | Tdk Corp | 有機ｅｌ素子 |
| US6506635B1 (en) * | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| US6346730B1 (en) * | 1999-04-06 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate |
| US8853696B1 (en) * | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| JP2001077108A (ja) * | 1999-08-31 | 2001-03-23 | Nec Corp | 半導体装置及び複合酸化物薄膜の製造方法 |
| TW535454B (en) | 1999-10-21 | 2003-06-01 | Semiconductor Energy Lab | Electro-optical device |
| US6580094B1 (en) | 1999-10-29 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device |
| TW587239B (en) * | 1999-11-30 | 2004-05-11 | Semiconductor Energy Lab | Electric device |
| US6825488B2 (en) | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW521226B (en) * | 2000-03-27 | 2003-02-21 | Semiconductor Energy Lab | Electro-optical device |
| JP4014831B2 (ja) * | 2000-09-04 | 2007-11-28 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置及びその駆動方法 |
| JP2002358031A (ja) | 2001-06-01 | 2002-12-13 | Semiconductor Energy Lab Co Ltd | 発光装置及びその駆動方法 |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| KR100444030B1 (ko) * | 2002-07-16 | 2004-08-12 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자 |
| US6803275B1 (en) | 2002-12-03 | 2004-10-12 | Fasl, Llc | ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices |
| US7033957B1 (en) | 2003-02-05 | 2006-04-25 | Fasl, Llc | ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices |
| JP4574127B2 (ja) * | 2003-03-26 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 素子基板及び発光装置 |
| US7199397B2 (en) * | 2004-05-05 | 2007-04-03 | Au Optronics Corporation | AMOLED circuit layout |
| TWI293713B (en) * | 2004-07-02 | 2008-02-21 | Au Optronics Corp | Display panel and fabrication method thereof |
| US7382421B2 (en) * | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
| KR101219038B1 (ko) | 2004-10-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101404582B1 (ko) * | 2006-01-20 | 2014-06-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치의 구동방법 |
| CN100502606C (zh) * | 2006-01-23 | 2009-06-17 | 友达光电股份有限公司 | 像素结构、有机电致发光显示单元及其修补方法 |
| TWI459103B (zh) * | 2009-02-02 | 2014-11-01 | Au Optronics Corp | 畫素結構及其製造方法 |
| CN106990574B (zh) * | 2017-06-02 | 2021-02-02 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置及其驱动方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151083A (ja) * | 1986-12-16 | 1988-06-23 | Hitachi Ltd | 薄膜半導体装置 |
| JPS6432235A (en) * | 1987-07-03 | 1989-02-02 | Philips Nv | Matrix display device |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
| JPH01165172A (ja) * | 1987-12-22 | 1989-06-29 | Ricoh Co Ltd | 薄膜トランジスターの製造方法 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
| JPH02230130A (ja) * | 1989-12-15 | 1990-09-12 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
Family Cites Families (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5124341B2 (ja) * | 1971-12-24 | 1976-07-23 | ||
| US4065781A (en) * | 1974-06-21 | 1977-12-27 | Westinghouse Electric Corporation | Insulated-gate thin film transistor with low leakage current |
| US4042854A (en) | 1975-11-21 | 1977-08-16 | Westinghouse Electric Corporation | Flat panel display device with integral thin film transistor control system |
| US4006383A (en) | 1975-11-28 | 1977-02-01 | Westinghouse Electric Corporation | Electroluminescent display panel with enlarged active display areas |
| US4045302A (en) * | 1976-07-08 | 1977-08-30 | Burroughs Corporation | Multilevel metallization process |
| JPS5327483A (en) | 1976-08-27 | 1978-03-14 | Hitachi Ltd | Evalution of material structure |
| JPS53144297A (en) * | 1977-05-20 | 1978-12-15 | Matsushita Electric Ind Co Ltd | Display device |
| JPS5529154A (en) * | 1978-08-23 | 1980-03-01 | Shunpei Yamazaki | Semiconductor device |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| GB2081018B (en) * | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
| US4409724A (en) | 1980-11-03 | 1983-10-18 | Texas Instruments Incorporated | Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby |
| EP0058548B1 (en) | 1981-02-16 | 1986-08-06 | Fujitsu Limited | Method of producing mosfet type semiconductor device |
| JPS584180A (ja) | 1981-06-30 | 1983-01-11 | セイコーエプソン株式会社 | アクテイブマトリクス基板 |
| JPS587163A (ja) | 1981-07-03 | 1983-01-14 | Matsushita Graphic Commun Syst Inc | 静電現像装置 |
| JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58100461A (ja) * | 1981-12-10 | 1983-06-15 | Japan Electronic Ind Dev Assoc<Jeida> | 薄膜トランジスタの製造方法 |
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
| US4770498A (en) * | 1982-07-12 | 1988-09-13 | Hosiden Electronics Co., Ltd. | Dot-matrix liquid crystal display |
| EP0139764B1 (en) | 1983-03-31 | 1989-10-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin-film integrated devices |
| JPS6066288A (ja) | 1983-09-21 | 1985-04-16 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS60213062A (ja) * | 1984-04-09 | 1985-10-25 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| US4727044A (en) | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| JPS6137284A (ja) * | 1984-07-31 | 1986-02-22 | ジューキ株式会社 | ミシンの縫製パタ−ン作成装置 |
| JPH0693166B2 (ja) * | 1984-09-05 | 1994-11-16 | 株式会社日立製作所 | 液晶素子 |
| JPS6211829A (ja) * | 1985-03-28 | 1987-01-20 | Toshiba Corp | アクテイブマトリツクス形液晶表示装置 |
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| EP0222215B1 (en) | 1985-10-23 | 1991-10-16 | Hitachi, Ltd. | Polysilicon mos transistor and method of manufacturing the same |
| JPH0799774B2 (ja) | 1986-11-06 | 1995-10-25 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS63261875A (ja) * | 1987-04-20 | 1988-10-28 | Seiko Epson Corp | 固体撮像装置 |
| JPS63289534A (ja) * | 1987-05-22 | 1988-11-28 | Seiko Epson Corp | アクテイブマトリクスパネル |
| JPS6430133A (en) * | 1987-07-24 | 1989-02-01 | New Japan Radio Co Ltd | Manufacture of embeded heater for miniature cathode |
| JPH07114184B2 (ja) | 1987-07-27 | 1995-12-06 | 日本電信電話株式会社 | 薄膜形シリコン半導体装置およびその製造方法 |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP2657071B2 (ja) | 1988-07-18 | 1997-09-24 | 三洋電機株式会社 | 多結晶シリコン薄膜及びその形成方法 |
| JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
| JPH0290683A (ja) * | 1988-09-28 | 1990-03-30 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| EP0376648B1 (en) * | 1988-12-26 | 1994-05-25 | Sharp Kabushiki Kaisha | A liquid crystal display apparatus |
| EP0376329B1 (en) * | 1988-12-28 | 1995-03-08 | Sony Corporation | Liquid crystal display device |
| JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| DE69028669T2 (de) * | 1989-07-31 | 1997-02-20 | Canon Kk | Dünnschicht-Transistor und seine Herstellung |
| GB2235326A (en) * | 1989-08-16 | 1991-02-27 | Philips Electronic Associated | Active matrix liquid crystal colour display devices |
| US5153690A (en) * | 1989-10-18 | 1992-10-06 | Hitachi, Ltd. | Thin-film device |
| JPH03163529A (ja) * | 1989-11-22 | 1991-07-15 | Sharp Corp | アクティブマトリクス表示装置 |
| US5056895A (en) * | 1990-05-21 | 1991-10-15 | Greyhawk Systems, Inc. | Active matrix liquid crystal liquid crystal light valve including a dielectric mirror upon a leveling layer and having fringing fields |
| US5126283A (en) * | 1990-05-21 | 1992-06-30 | Motorola, Inc. | Process for the selective encapsulation of an electrically conductive structure in a semiconductor device |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
| JP3060656B2 (ja) | 1990-11-26 | 2000-07-10 | セイコーエプソン株式会社 | 液晶表示素子 |
| DE69128876T2 (de) * | 1990-11-30 | 1998-08-06 | Sharp Kk | Dünnfilm-Halbleitervorrichtung |
| KR960010723B1 (ko) * | 1990-12-20 | 1996-08-07 | 가부시끼가이샤 한도오따이 에네루기 겐큐쇼 | 전기광학장치 |
| JP2717233B2 (ja) | 1991-03-06 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| KR960001611B1 (ko) * | 1991-03-06 | 1996-02-02 | 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 | 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 |
| JP2873632B2 (ja) | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| GB2255443B (en) * | 1991-04-30 | 1995-09-13 | Samsung Electronics Co Ltd | Fabricating a metal electrode of a semiconductor device |
-
1991
- 1991-03-15 JP JP7678591A patent/JP2873632B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-13 KR KR1019920004132A patent/KR0133845B1/ko not_active Expired - Fee Related
-
1994
- 1994-05-20 US US08/247,924 patent/US5642213A/en not_active Expired - Lifetime
-
1995
- 1995-06-06 US US08/470,598 patent/US6236064B1/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151083A (ja) * | 1986-12-16 | 1988-06-23 | Hitachi Ltd | 薄膜半導体装置 |
| JPS6432235A (en) * | 1987-07-03 | 1989-02-02 | Philips Nv | Matrix display device |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
| JPH01165172A (ja) * | 1987-12-22 | 1989-06-29 | Ricoh Co Ltd | 薄膜トランジスターの製造方法 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
| JPH02230130A (ja) * | 1989-12-15 | 1990-09-12 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729308A (en) * | 1995-02-15 | 1998-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6417896B1 (en) * | 1995-02-15 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| KR100312112B1 (ko) * | 1995-02-15 | 2002-12-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스표시장치 |
| US6914642B2 (en) * | 1995-02-15 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US20120286280A1 (en) * | 1997-01-17 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display device |
| US8860899B2 (en) * | 1997-01-17 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal display device |
| US6462722B1 (en) | 1997-02-17 | 2002-10-08 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| US7180483B2 (en) | 1997-02-17 | 2007-02-20 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| US8188647B2 (en) | 1997-02-17 | 2012-05-29 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| WO2006054568A1 (ja) * | 2004-11-19 | 2006-05-26 | Matsushita Electric Industrial Co., Ltd. | 有機半導体回路及びその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5642213A (en) | 1997-06-24 |
| KR0133845B1 (ko) | 1998-04-22 |
| KR920018511A (ko) | 1992-10-22 |
| US6236064B1 (en) | 2001-05-22 |
| JP2873632B2 (ja) | 1999-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0627484A (ja) | 液晶電気光学装置 | |
| JP2999271B2 (ja) | 表示装置 | |
| US6713783B1 (en) | Compensating electro-optical device including thin film transistors | |
| US7067844B2 (en) | Electro-optical device | |
| US7576360B2 (en) | Electro-optical device which comprises thin film transistors and method for manufacturing the same | |
| US7098479B1 (en) | Electro-optical device and method for manufacturing the same | |
| US5543947A (en) | Method of driving an LCD employing an active matrix with short pulses for gray scale | |
| JP2916606B2 (ja) | 表示装置 | |
| JP3297674B2 (ja) | 表示装置 | |
| JP3029288B2 (ja) | 液晶表示装置 | |
| JP3029289B2 (ja) | 液晶表示装置 | |
| JP3476763B2 (ja) | アクティブマトリクス装置 | |
| JP3350528B2 (ja) | アクティブマトリクス型表示装置 | |
| JP3220092B2 (ja) | 表示装置 | |
| JP2742725B2 (ja) | 表示装置 | |
| JP3013259B2 (ja) | 液晶表示装置 | |
| JP3229938B2 (ja) | 表示装置 | |
| JP3651731B2 (ja) | 表示装置 | |
| JP3000177B2 (ja) | 表示装置 | |
| JP3330910B2 (ja) | 電気光学装置 | |
| JP2852919B2 (ja) | 液晶表示装置 | |
| JP3362022B2 (ja) | ディスプレイ | |
| JP2739149B2 (ja) | 液晶表示装置 | |
| JP3422782B2 (ja) | 半導体装置 | |
| JPH04177326A (ja) | 液晶表示装置およびその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |