JPS63156263A - アダプタのメインテナンス方式 - Google Patents
アダプタのメインテナンス方式Info
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- JPS63156263A JPS63156263A JP61302787A JP30278786A JPS63156263A JP S63156263 A JPS63156263 A JP S63156263A JP 61302787 A JP61302787 A JP 61302787A JP 30278786 A JP30278786 A JP 30278786A JP S63156263 A JPS63156263 A JP S63156263A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は中央演算装置（ＣＰ Ｕ）から起動命令を受は
取り、入出力装置に対するデータ転送を専用に制御する
入出力転送制御専用のアダプタあるいはチャネルと呼ば
れる装置のメインテナンス方式に関する。
取り、入出力装置に対するデータ転送を専用に制御する
入出力転送制御専用のアダプタあるいはチャネルと呼ば
れる装置のメインテナンス方式に関する。
本発明はアダプタのメインテナンスに対してメインテナ
ンス専用のインターフェイスを設けず、ＣＰＵ間に設置
されているデータ転送用のインターフェイスのみを使用
してアダプタのメインテナンスを行う方式である。
ンス専用のインターフェイスを設けず、ＣＰＵ間に設置
されているデータ転送用のインターフェイスのみを使用
してアダプタのメインテナンスを行う方式である。
ＣＰＵ側からはアダプタ内のアダプタコントロールレジ
スタ群を単にアクセスすることによりアダプタのメイン
テナンスを行う方式である。
スタ群を単にアクセスすることによりアダプタのメイン
テナンスを行う方式である。
本発明では、アダプタ内部のスキャン動作を制御するフ
リップフロップを除く、すべてのフリップフロップをス
キャンループで結合し、前記スキャンループ内にＣＰＵ
側からアクセスできるスキャンレジスタを設け、アダプ
タ内部の状態を知る。
リップフロップを除く、すべてのフリップフロップをス
キャンループで結合し、前記スキャンループ内にＣＰＵ
側からアクセスできるスキャンレジスタを設け、アダプ
タ内部の状態を知る。
このスキャン動作を制御するため、スキャンの数を指定
するスキャンカウンタ、スキャンの起動の制御を行うス
キャンコントロールレジスタ、アダプタ内部のＲＡＭの
中から適当なＲＡＭを選択し、読出し、あるいは書込み
等の選択モードを指定するスキャンモードレジスタを設
置する。そして、ＣＰＵから前記アダプタコントロール
レジスタ群をアクセスし、アダプタ内部の状態を知る。
するスキャンカウンタ、スキャンの起動の制御を行うス
キャンコントロールレジスタ、アダプタ内部のＲＡＭの
中から適当なＲＡＭを選択し、読出し、あるいは書込み
等の選択モードを指定するスキャンモードレジスタを設
置する。そして、ＣＰＵから前記アダプタコントロール
レジスタ群をアクセスし、アダプタ内部の状態を知る。
本発明によれば、アダプタにメインテナンス専用のイン
ターフェイスを設ける必要がなく、計算機システムのコ
ストダウンを図ることが出来る効果がある。
ターフェイスを設ける必要がなく、計算機システムのコ
ストダウンを図ることが出来る効果がある。
本発明は入出力転送の制御を専用に行うアダプタのメイ
ンテナンス方式に係り、特に、メインテナンス専用のイ
ンターフェイスを設けず、ＣＰＵとアダプタ間に結ばれ
たデータ転送バスを有効に利用してアダプタの内部の状
態を知ることを可能とするアダプタのメインテナンス方
式に関する。
ンテナンス方式に係り、特に、メインテナンス専用のイ
ンターフェイスを設けず、ＣＰＵとアダプタ間に結ばれ
たデータ転送バスを有効に利用してアダプタの内部の状
態を知ることを可能とするアダプタのメインテナンス方
式に関する。
計算機システムは命令を解読しデータの演算を実行する
中央演算袋ｆｆｉ （ＣＰＵ）と、命令やデータを格納
する主記憶装置、入出力の処理を行う入出力装置から構
成されている。ＣＰＵの速度に比べて入出力装置はｔａ
ｔａ的動作を伴うため速度が遅くそのため計算機システ
ムの高い処理能力を得るように多数の入出力動作とＣＰ
Ｕの動作を並行して行なう。そのための方式として、割
込み制御方式とチャネル方式がある。割込み制御方式は
ＣＰＵが入出力を直接制御するが入出力動作の間は待つ
ことのないように入出力装置側から要求があった時に割
込みを起してその処理を行うものである。
中央演算袋ｆｆｉ （ＣＰＵ）と、命令やデータを格納
する主記憶装置、入出力の処理を行う入出力装置から構
成されている。ＣＰＵの速度に比べて入出力装置はｔａ
ｔａ的動作を伴うため速度が遅くそのため計算機システ
ムの高い処理能力を得るように多数の入出力動作とＣＰ
Ｕの動作を並行して行なう。そのための方式として、割
込み制御方式とチャネル方式がある。割込み制御方式は
ＣＰＵが入出力を直接制御するが入出力動作の間は待つ
ことのないように入出力装置側から要求があった時に割
込みを起してその処理を行うものである。
後者のチャネル方式はチャネルと呼ばれる入出力転送制
御専用の装置を設け、ＣＰＵは前記チャネルに対して起
動のみを行い、データ転送は前記チャネルの制御下で主
記憶装置と直接行う。そしてデータの転送の終了や異常
のときのみ割込みでチャネルからＣＰＵへ通知する方式
である。このチャネルはアダプタとも呼ばれ、標準的な
ものは入出力のインターフェイスに関する仕様を統一し
ている。そしてそのａ ７４’ｌに合致するように、Ｃ
ＰＵ側の特性を吸収し、任意の入出力装置が容易に接続
されるように、極めて融通性の高いインターフェイスを
構成する。接続される複数の入出力装置を効率よく動作
するために１台のアダプタに対して複数の装置が接続さ
れ、これを時分割的に選択する。
御専用の装置を設け、ＣＰＵは前記チャネルに対して起
動のみを行い、データ転送は前記チャネルの制御下で主
記憶装置と直接行う。そしてデータの転送の終了や異常
のときのみ割込みでチャネルからＣＰＵへ通知する方式
である。このチャネルはアダプタとも呼ばれ、標準的な
ものは入出力のインターフェイスに関する仕様を統一し
ている。そしてそのａ ７４’ｌに合致するように、Ｃ
ＰＵ側の特性を吸収し、任意の入出力装置が容易に接続
されるように、極めて融通性の高いインターフェイスを
構成する。接続される複数の入出力装置を効率よく動作
するために１台のアダプタに対して複数の装置が接続さ
れ、これを時分割的に選択する。
、従来、この種のアダプ゛りを複数設置したシステムは
第４図のブロック図で示される。ＣＰＵＩと例えば３台
のアダプタ２とは３２ビツトのデータと３２ビツトのア
ドレ；（からなるバス３で接続され、各アダプタはＩｌ
ｏと８ビ、トのバスでｔ５Ａｉｉされる。また、ＣＰＵ
は記憶装置であるＭＳＵ４及びメインテナンス専用のデ
ィバイスであるフィールドメインテナンスディバイスＦ
Ｍ Ｄ ５とデータ転送用のバス３で接続される、従
来この種の計算機システムにおいて、アダプタのメイン
テナンスを行うためにメインテナンス専用のインターフ
ェイスのデータ線６がいもづる式に接続される。このメ
インテナンス専用のインターフェイスを利用してアダプ
タのメインテナンスを行っていた。
第４図のブロック図で示される。ＣＰＵＩと例えば３台
のアダプタ２とは３２ビツトのデータと３２ビツトのア
ドレ；（からなるバス３で接続され、各アダプタはＩｌ
ｏと８ビ、トのバスでｔ５Ａｉｉされる。また、ＣＰＵ
は記憶装置であるＭＳＵ４及びメインテナンス専用のデ
ィバイスであるフィールドメインテナンスディバイスＦ
Ｍ Ｄ ５とデータ転送用のバス３で接続される、従
来この種の計算機システムにおいて、アダプタのメイン
テナンスを行うためにメインテナンス専用のインターフ
ェイスのデータ線６がいもづる式に接続される。このメ
インテナンス専用のインターフェイスを利用してアダプ
タのメインテナンスを行っていた。
従来のこの種のアダプタのメインテナンス方式では、メ
インテナンス専用のインターフェイス、を設けているの
でシステム全体のコストが高くなるという問題点を有し
ていた。
インテナンス専用のインターフェイス、を設けているの
でシステム全体のコストが高くなるという問題点を有し
ていた。
本発明のアダプタのメインテナンス方式に従う計算機シ
ステムの構成ブロック図は第１図に示される。
ステムの構成ブロック図は第１図に示される。
本発明は、命令をＰｌｔ読し演算処理を実行する中央演
算装置（ＣＰＵ）１と、メインテナンスの制御を実行す
るフィールドメインテナンスディバイス５と、主記憶装
置（ＭＳＵ）４と、前記ＣＰＵ１の起動命令に従い入出
力転送に関する制御を専用に実行し、転送の終了を少な
くとも前記ＣＰＵに通知するアダプタ２とから構成され
る。そして各アダプタ２はアダプタ内部の記憶手段とス
キャンループを形成するスキャンレジスタを含め、前記
スキャン動作を制御するアダプタコントロールレジスタ
群を有する。さらに、前記アダプタコントロールレジス
タ群の各レジスタを前記ＣＰＵからアクセスすることで
、前記スキャンループに接続された前記アダプタ内部の
記憶手段の状態を要求する状態に設定し、かつ動作させ
、前記アダプタ内部の状態を前記スキャンレジスタを介
して知る制御手段とを有する。
算装置（ＣＰＵ）１と、メインテナンスの制御を実行す
るフィールドメインテナンスディバイス５と、主記憶装
置（ＭＳＵ）４と、前記ＣＰＵ１の起動命令に従い入出
力転送に関する制御を専用に実行し、転送の終了を少な
くとも前記ＣＰＵに通知するアダプタ２とから構成され
る。そして各アダプタ２はアダプタ内部の記憶手段とス
キャンループを形成するスキャンレジスタを含め、前記
スキャン動作を制御するアダプタコントロールレジスタ
群を有する。さらに、前記アダプタコントロールレジス
タ群の各レジスタを前記ＣＰＵからアクセスすることで
、前記スキャンループに接続された前記アダプタ内部の
記憶手段の状態を要求する状態に設定し、かつ動作させ
、前記アダプタ内部の状態を前記スキャンレジスタを介
して知る制御手段とを有する。
本発明はこのようにアダプタのメインテナンス専用のイ
ンターフェイスを設けず、データ転送用のインターフェ
イスをそのまま利用してアダプタのメインテナンスを行
う手段を有する。
ンターフェイスを設けず、データ転送用のインターフェ
イスをそのまま利用してアダプタのメインテナンスを行
う手段を有する。
本発明は、各アダプタ内にスキャン動作を制御する′ア
ダプタコントロールレジスタ群を設け、ＣＰＵ側から前
記レジスフ群をアクセスできるようにしてアダプタ内部
のフリツプフロツプとスキャンループを形成するレジス
タを介してデータの読書きを実行する。前記アダプタコ
ントロールレジスタ群の中には、スキャンする数を指定
するスキャンカウンタ、スキャンの開始をｔｈ定するス
キャンコントロールレジスタ、読み書きの選択等のモー
（をｔｉｔ定するスキャンモードレジスタがあり、これ
らのレジスタを制御することによりアダプタ内部を要求
する状態に設定し逆にその状態を知るものである。
ダプタコントロールレジスタ群を設け、ＣＰＵ側から前
記レジスフ群をアクセスできるようにしてアダプタ内部
のフリツプフロツプとスキャンループを形成するレジス
タを介してデータの読書きを実行する。前記アダプタコ
ントロールレジスタ群の中には、スキャンする数を指定
するスキャンカウンタ、スキャンの開始をｔｈ定するス
キャンコントロールレジスタ、読み書きの選択等のモー
（をｔｉｔ定するスキャンモードレジスタがあり、これ
らのレジスタを制御することによりアダプタ内部を要求
する状態に設定し逆にその状態を知るものである。
次に本発明の実施例を図面を参照して説明する。
第２図は本発明のアダプタのメインテナンス方式に従う
各アダプタの内部の構成とシステム全体の構成を示すブ
ロック図である。
各アダプタの内部の構成とシステム全体の構成を示すブ
ロック図である。
本発明のシステムでは、命令を解読し情報の処理を行う
中央演算装置（ＣＰＵ）１及び命令とデータを格納する
主記憶装置４とバス３を介してアダプタ２が接続される
。このアダプタはいわゆるチャネルと呼ばれる装置で、
入出力転送に関する制御を専用に行う装置である。アダ
プタ２には図示されていないがＩ１０装置が接続される
。入出力装置は機械的動作を行うためにＣＰＵＩの速度
に比べて速度が遅く、そのため多数の入出力動作がＣＰ
Ｕの演算と並行して行われるようにアダプタ２が制御す
る。ＣＰＵＩはアダプタ２に対して入出力の起動のみを
行い、入出力に関するデータの転送はこのアダプタの制
御下で行う。特に、主記憶装置４と各入出力装置との直
接のデータ転送はアダプタ２が制御し、データ転送の終
了や異常のときのみ割込みでＣＰＵＩに通知する。
中央演算装置（ＣＰＵ）１及び命令とデータを格納する
主記憶装置４とバス３を介してアダプタ２が接続される
。このアダプタはいわゆるチャネルと呼ばれる装置で、
入出力転送に関する制御を専用に行う装置である。アダ
プタ２には図示されていないがＩ１０装置が接続される
。入出力装置は機械的動作を行うためにＣＰＵＩの速度
に比べて速度が遅く、そのため多数の入出力動作がＣＰ
Ｕの演算と並行して行われるようにアダプタ２が制御す
る。ＣＰＵＩはアダプタ２に対して入出力の起動のみを
行い、入出力に関するデータの転送はこのアダプタの制
御下で行う。特に、主記憶装置４と各入出力装置との直
接のデータ転送はアダプタ２が制御し、データ転送の終
了や異常のときのみ割込みでＣＰＵＩに通知する。
このようなシステムにおいて、アダプタ２のメインテナ
ンスを実行する。メインテナンスを行うことはシステム
の信頼性や保守性のために必要であり、計′ｇ機の障害
の発生を出来るだけ小さくするとともに故障が起った場
合には出来るだけ早急に回１夏するような機能をもたせ
るものである。本発明では、ＣＰＵＩはフィールドメイ
ンテナンスディバイス５の援助によりアダプタ２の内部
の状態をバス３を介して知り、さらにＣＰＵＩはアダプ
タ２のメインテナンスを行うためにアダプタ内部にある
ＲＡＭ、或いはレジスタの内容をオペレーティングシス
テム（Ｏ３）の制御下で知るものである。本発明のアダ
プタのメインテナンス方式は、従来と異なり、アダプタ
２にメインテナンス専用のインターフェイスを設けず、
アダプタ２のデータ転送用のバス３のみを利用する方式
である。
ンスを実行する。メインテナンスを行うことはシステム
の信頼性や保守性のために必要であり、計′ｇ機の障害
の発生を出来るだけ小さくするとともに故障が起った場
合には出来るだけ早急に回１夏するような機能をもたせ
るものである。本発明では、ＣＰＵＩはフィールドメイ
ンテナンスディバイス５の援助によりアダプタ２の内部
の状態をバス３を介して知り、さらにＣＰＵＩはアダプ
タ２のメインテナンスを行うためにアダプタ内部にある
ＲＡＭ、或いはレジスタの内容をオペレーティングシス
テム（Ｏ３）の制御下で知るものである。本発明のアダ
プタのメインテナンス方式は、従来と異なり、アダプタ
２にメインテナンス専用のインターフェイスを設けず、
アダプタ２のデータ転送用のバス３のみを利用する方式
である。
本発明の各アダプタ２内部にはスキャンレジスタ２１、
スキャンモードレジスタ２２、スキャンコントロールレ
ジスタ２３、スキャンモードレジスタ２４から成るアダ
プタコントロールレジスタ群を有する。さらに前記スキ
ャンレジスタ２１はアダプタ２内部のフリップフロツプ
２５．２６．２７．２８．２９．３０等とスキャンルー
プを形成する。ＣＰＵＩはアダプタコントロールレジス
タ群の各レジスタ２１．２２．２３．２４に対してバス
３を介してアクセスすることが可能である。
スキャンモードレジスタ２２、スキャンコントロールレ
ジスタ２３、スキャンモードレジスタ２４から成るアダ
プタコントロールレジスタ群を有する。さらに前記スキ
ャンレジスタ２１はアダプタ２内部のフリップフロツプ
２５．２６．２７．２８．２９．３０等とスキャンルー
プを形成する。ＣＰＵＩはアダプタコントロールレジス
タ群の各レジスタ２１．２２．２３．２４に対してバス
３を介してアクセスすることが可能である。
即ち、任意の例えば８ピントの情報を各レジスタにセッ
トできると同時に、スキャンレジスタ２１からの８ビツ
トの情報をＣＰＵ１が読むことが可能となる。ＣＰＵＩ
がスキャンレジスタ２１に情報をセットすると、データ
がスキャンループ３１上をデータスキャンする。このこ
とによりアダプタ２内部のフリップフロ７プ（２５〜３
０）に対して要求する状態に設定できる。また内部の組
合せ回路或いはＲＡＭの情報を前記フリップフロップに
セフ°トし、その情報を前記スキャンループ３１を介し
てスキャンレジスタ２１までスキャンデータを回し、そ
の後、ＣＰＵＩがそのｔａ報を読めばアダプタ内部の状
態を知ることができる。
トできると同時に、スキャンレジスタ２１からの８ビツ
トの情報をＣＰＵ１が読むことが可能となる。ＣＰＵＩ
がスキャンレジスタ２１に情報をセットすると、データ
がスキャンループ３１上をデータスキャンする。このこ
とによりアダプタ２内部のフリップフロ７プ（２５〜３
０）に対して要求する状態に設定できる。また内部の組
合せ回路或いはＲＡＭの情報を前記フリップフロップに
セフ°トし、その情報を前記スキャンループ３１を介し
てスキャンレジスタ２１までスキャンデータを回し、そ
の後、ＣＰＵＩがそのｔａ報を読めばアダプタ内部の状
態を知ることができる。
スキャンカウンタレジスタ２２は前記スキャンを行う数
を設定する。スキャンコントロールレジスタ２３はスキ
ャン動作に関する情報をセットするもので、特に、内部
のスタートスキャンビットをセントすることで、スキャ
ンの開始が実行される。スキャンモードレジスタ２４は
内部のＲＡＭの読出しや書込み、或いは複数のＲＡＭの
選択を行うなどのスキャンモードをセットするレジスタ
であり、部３図に示すような構成になっている。
を設定する。スキャンコントロールレジスタ２３はスキ
ャン動作に関する情報をセットするもので、特に、内部
のスタートスキャンビットをセントすることで、スキャ
ンの開始が実行される。スキャンモードレジスタ２４は
内部のＲＡＭの読出しや書込み、或いは複数のＲＡＭの
選択を行うなどのスキャンモードをセットするレジスタ
であり、部３図に示すような構成になっている。
スキャンモードレジスタは８ビツトで構成される。
最上位ビットのへＬＴＭビットは、Ｏであ、る場合には
、内部のＲＡＭのデータの読出しを意味し、１である場
合にはＲＡＭのデータの書込みを意味する。次のＳＣ八
へＭビットは、スキャンを行う時に１となる。次のＲへ
Ｍｌ、 ２． ３のビットはアダプタ内部にある複数
のＲＡＭの中から対象となるＲＡＭを選択する場合の３
ビツト情報である。
、内部のＲＡＭのデータの読出しを意味し、１である場
合にはＲＡＭのデータの書込みを意味する。次のＳＣ八
へＭビットは、スキャンを行う時に１となる。次のＲへ
Ｍｌ、 ２． ３のビットはアダプタ内部にある複数
のＲＡＭの中から対象となるＲＡＭを選択する場合の３
ビツト情報である。
次の５ＴＡＲＴビツトは、セントされた場合にＲＡＭの
オールタ＜ＡＬＴＥＲ）ディスプレイをおこなう。次の
５ＳＣＡＮビツトは、スタートスキャンビットでこのビ
ットがセットされるとスキャンが開始される。
オールタ＜ＡＬＴＥＲ）ディスプレイをおこなう。次の
５ＳＣＡＮビツトは、スタートスキャンビットでこのビ
ットがセットされるとスキャンが開始される。
レジスタの読出し、即ちディスプレイモードの場合には
スキャンモードレジスタ２４のＳＣ八へＭビットが１に
セットされる０次に、アダプタ２内部のフリツプフロツ
プ２５〜３０の情報が格納されているスキャンテーブル
を参照し、対象のレジスタのスキャンカウントをスキャ
ンカウントレジスタ２２にセットする。その後、ＳＣＡ
ＮＭピントに１をセットし、スキャンモードにし、さら
に５ＳＣＡＮビツトを１にすることによりスキャンを開
始する。スキャンが終了すると、スキャンレジスタ２１
に参照したい値がセットされている。
スキャンモードレジスタ２４のＳＣ八へＭビットが１に
セットされる０次に、アダプタ２内部のフリツプフロツ
プ２５〜３０の情報が格納されているスキャンテーブル
を参照し、対象のレジスタのスキャンカウントをスキャ
ンカウントレジスタ２２にセットする。その後、ＳＣＡ
ＮＭピントに１をセットし、スキャンモードにし、さら
に５ＳＣＡＮビツトを１にすることによりスキャンを開
始する。スキャンが終了すると、スキャンレジスタ２１
に参照したい値がセットされている。
ＣＰＵＩがこのスキャンレジスタ２１の内容を読むこと
により内部の状態を知ることが可能となる。
により内部の状態を知ることが可能となる。
次に、レジスタの値の書換え即ち、オールタ（八ＬＴＥ
Ｒ）モードの場合について説明する。
Ｒ）モードの場合について説明する。
読出しの場合と同様にまずスキャンモードレジスタ２４
のＳＣＡＮＭビットを１にセットする。次に、スキャン
テーブルを参照し、対象のレジスタのスキャンカウント
をスキャンカウントレジスタ２２にセットする。次に、
ＳＣＡＮＭピントに１をセットし、スキャンモードにし
てＳＳＣＳＣ八ツビットにすることによりスキャンをス
タートさせる。このようにして、対象のレジスタの値を
スキャンレジスタ２１にもってくる。次に、書換えたい
データをｃｐｕ ｔからスキャンレジスタ２１にセット
する。その後、スキャン動作を実１テして書換ったデー
タを元のレジスタに戻す。
のＳＣＡＮＭビットを１にセットする。次に、スキャン
テーブルを参照し、対象のレジスタのスキャンカウント
をスキャンカウントレジスタ２２にセットする。次に、
ＳＣＡＮＭピントに１をセットし、スキャンモードにし
てＳＳＣＳＣ八ツビットにすることによりスキャンをス
タートさせる。このようにして、対象のレジスタの値を
スキャンレジスタ２１にもってくる。次に、書換えたい
データをｃｐｕ ｔからスキャンレジスタ２１にセット
する。その後、スキャン動作を実１テして書換ったデー
タを元のレジスタに戻す。
次に、ＲＡＭのデータ読出しとＷ換えの手順を説明する
。読出しの場合には、対象のＲＡＭのアドレスレジスタ
の値をｒｈ定したアドレスにする為にスキャン動作を用
いてアドレスの書換えを行う。
。読出しの場合には、対象のＲＡＭのアドレスレジスタ
の値をｒｈ定したアドレスにする為にスキャン動作を用
いてアドレスの書換えを行う。
次に、スキャンモードレジスタ２４のＡＬＴＭを０にし
、ＲＡＭの読出しモードにする。同時に対象となるＲＡ
Ｍの選１尺をＲへＭｌ、ＲＡＭ２．ＲＡＭ３の各ビット
を用いて指定する。その後、スキャンモードレジスタ２
４のＳＴΔＴ？Ｔビットに１をセットする。このことに
より、ＲＡＭの出力レジスタに参照したいデータを読出
し、セントする。このレジスタのデータをスキャン動作
を行って；（キャンレジスタ２１゛までスキャンさせ、
ＦＭＤ５を介してこの情報を読めば、ＣＰＵＩはＲＡＭ
の内容を知る。
、ＲＡＭの読出しモードにする。同時に対象となるＲＡ
Ｍの選１尺をＲへＭｌ、ＲＡＭ２．ＲＡＭ３の各ビット
を用いて指定する。その後、スキャンモードレジスタ２
４のＳＴΔＴ？Ｔビットに１をセットする。このことに
より、ＲＡＭの出力レジスタに参照したいデータを読出
し、セントする。このレジスタのデータをスキャン動作
を行って；（キャンレジスタ２１゛までスキャンさせ、
ＦＭＤ５を介してこの情報を読めば、ＣＰＵＩはＲＡＭ
の内容を知る。
次に、ＲＡＭのデータ書換えの場合について以下に説明
する。
する。
まず、スキャン動作を用い゛ζ対象のＲＡＭのアドレス
レジスタに参照したいアドレスをセットする。次に、対
象となるＲＡＭの入力レジスタに書込みデータをスキャ
ン動作でセントする。そして、スキャンモードレジスタ
２４のへＬＴＭビットを１にし、ＲＡＭに対して書換え
モードにする。同時にＲＡＭ１．ＲＡＭ２．ＲＡＭ３の
３ビツトを用いてＲＡＭの選択を行う。最後にスキャン
モードレジスタ２４の５ＴＡＲＴビツトに１をセットす
ることにより、ＲＡＭのデータのＷｌｊｋえの動作が行
われ、ＲＡＭにＣＰＵ１から指定されたデータを書き込
む。
レジスタに参照したいアドレスをセットする。次に、対
象となるＲＡＭの入力レジスタに書込みデータをスキャ
ン動作でセントする。そして、スキャンモードレジスタ
２４のへＬＴＭビットを１にし、ＲＡＭに対して書換え
モードにする。同時にＲＡＭ１．ＲＡＭ２．ＲＡＭ３の
３ビツトを用いてＲＡＭの選択を行う。最後にスキャン
モードレジスタ２４の５ＴＡＲＴビツトに１をセットす
ることにより、ＲＡＭのデータのＷｌｊｋえの動作が行
われ、ＲＡＭにＣＰＵ１から指定されたデータを書き込
む。
本発明はこのように、アダプタ２とＣＰＵＩとを結ぶデ
ータ転送用バスのみを利用してＣＰＵＩ側からアダプタ
２内のアダプタコントロールレジスタ群をアクセスする
ことでアダプタのメインテナンスを行う方式である。
ータ転送用バスのみを利用してＣＰＵＩ側からアダプタ
２内のアダプタコントロールレジスタ群をアクセスする
ことでアダプタのメインテナンスを行う方式である。
本発明によれば、アダプタのメインテナンスをメインテ
ナンス専用のインターフェイスを設けずに行うことがで
きるため、計算機システムのコストダウンを図ることが
できるという効果がある。
ナンス専用のインターフェイスを設けずに行うことがで
きるため、計算機システムのコストダウンを図ることが
できるという効果がある。
第１図は本発明のアダプタのメインテナンス方式に従う
計算機システＪ・の構成図、 第２図は本発明のアダプタのメインテナンス方式に従う
アダプタコントロールレジスタ群と前記アダプタとシス
テムとの関係を示す構成図、第３図は本発明のスキャン
モードレジスタの構成図、 第４図はメンテナンス専用のインターフェイスが設置さ
れた従来のアダプタのメインテナンス方式に従う計算機
システＪ〜の構成図であるゆ１・・・中央演算装置（Ｃ
Ｐ Ｕ）、 ２・・・アダプタ、 ３・・・データ転送用バス、 ４・・・主記憶装置、 ５・・・フィールドメインテナンス ディバイス、 ６・・・メインテナンス専用 インターフェイス、 ２１・・・スキャンレジスタ、 ２２・・・スキャンカウントレジスタ、２３・・・スキ
ャンコントロールレジスタ、２４・・・スキャンモード
レジスタ、 ２５〜３０・ ・・フリップフロップ。
計算機システＪ・の構成図、 第２図は本発明のアダプタのメインテナンス方式に従う
アダプタコントロールレジスタ群と前記アダプタとシス
テムとの関係を示す構成図、第３図は本発明のスキャン
モードレジスタの構成図、 第４図はメンテナンス専用のインターフェイスが設置さ
れた従来のアダプタのメインテナンス方式に従う計算機
システＪ〜の構成図であるゆ１・・・中央演算装置（Ｃ
Ｐ Ｕ）、 ２・・・アダプタ、 ３・・・データ転送用バス、 ４・・・主記憶装置、 ５・・・フィールドメインテナンス ディバイス、 ６・・・メインテナンス専用 インターフェイス、 ２１・・・スキャンレジスタ、 ２２・・・スキャンカウントレジスタ、２３・・・スキ
ャンコントロールレジスタ、２４・・・スキャンモード
レジスタ、 ２５〜３０・ ・・フリップフロップ。
Claims (1)
- 【特許請求の範囲】 中央演算装置（ＣＰＵ）（１）からの起動命令に従い入
出力転送に関する制御を専用に実行し、転送の終了を少
なくとも前記ＣＰＵ（１）に通知するアダプタ（２）と
、 該アダプタ（２）内部に設けられた記憶手段（２５〜３
０）と、 前記アダプタ内スキャンに設けられたループ（３１）を
形成するスキャンレジスタ（２１）を含め、前記スキャ
ン動作を制御するアダプタコントロールレジスタ群（２
１、２２、２３、２４）と、 前記アダプタコントロールレジスタ群（２１、２２、２
３、２４）の各レジスタを前記ＣＰＵ（１）からアクセ
スすることで、前記スキャンループ（３１）に接続され
た前記アダプタ（２）内部の記憶手段（２５〜３０）を
要求状態に設定し、かつ動作後前記アダプタ（２）内部
の状態を前記スキャンレジスタ（２１）を介して前記Ｃ
ＰＵ（１）と前記アダプタ（２）間に接続されたデータ
転送用のバス（３）を用いて実行する制御手段とを有す
ることを特徴とするアダプタのメインテナンス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302787A JPS63156263A (ja) | 1986-12-20 | 1986-12-20 | アダプタのメインテナンス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302787A JPS63156263A (ja) | 1986-12-20 | 1986-12-20 | アダプタのメインテナンス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156263A true JPS63156263A (ja) | 1988-06-29 |
Family
ID=17913113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302787A Pending JPS63156263A (ja) | 1986-12-20 | 1986-12-20 | アダプタのメインテナンス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008082115A (ja) * | 2006-09-28 | 2008-04-10 | Inax Corp | ヘアキャッチャー |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123459A (en) * | 1981-01-26 | 1982-07-31 | Nec Corp | Logic device |
-
1986
- 1986-12-20 JP JP61302787A patent/JPS63156263A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123459A (en) * | 1981-01-26 | 1982-07-31 | Nec Corp | Logic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008082115A (ja) * | 2006-09-28 | 2008-04-10 | Inax Corp | ヘアキャッチャー |
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