JPS63158653A - Ｄｍａ転送制御方式 - Google Patents
Ｄｍａ転送制御方式Info
- Publication number
- JPS63158653A JPS63158653A JP30718186A JP30718186A JPS63158653A JP S63158653 A JPS63158653 A JP S63158653A JP 30718186 A JP30718186 A JP 30718186A JP 30718186 A JP30718186 A JP 30718186A JP S63158653 A JPS63158653 A JP S63158653A
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- bytes
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- fifo
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- Granted
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ転送制御方式に関し、特に高速処理が可
能なりＭＡ転送制御方弐に関する。
能なりＭＡ転送制御方弐に関する。
ＤＭＡコントローラを用いてＦＩＦＯ（ファーストイン
ファーストアウトメモリ）がらＲＡ’Ｍ等のメモリへデ
ータを転送する場合、従来は、先ず、主副ｑｒＨ部がＦ
ＩＦ６に転送データを全て書込み、この後、ＤＭＡコン
トローラにデータ転送先のメモリアドレス及び転送デー
タのバイト数（転送バイト数）を含む起動指示を加え、
ＤＭＡコントローラを起動させるようにしている。また
、ＦＩＦＯが蓄積することができるバイト数（蓄積可能
バイト数）以上のデータをメモリに転送する場合は、Ｆ
ＩＦＯに蓄積可能バイト数以下のデータを書込んだ後、
ＤＭＡコントローラに転送先のメモリアドレス及び転送
バイト数を含む起動指示を加える処理をデータの転送が
終了するまで、繰返し行なうようにしている。
ファーストアウトメモリ）がらＲＡ’Ｍ等のメモリへデ
ータを転送する場合、従来は、先ず、主副ｑｒＨ部がＦ
ＩＦ６に転送データを全て書込み、この後、ＤＭＡコン
トローラにデータ転送先のメモリアドレス及び転送デー
タのバイト数（転送バイト数）を含む起動指示を加え、
ＤＭＡコントローラを起動させるようにしている。また
、ＦＩＦＯが蓄積することができるバイト数（蓄積可能
バイト数）以上のデータをメモリに転送する場合は、Ｆ
ＩＦＯに蓄積可能バイト数以下のデータを書込んだ後、
ＤＭＡコントローラに転送先のメモリアドレス及び転送
バイト数を含む起動指示を加える処理をデータの転送が
終了するまで、繰返し行なうようにしている。
上述した従来方式は、主制御部がＦＩＦＯに転送データ
を書込んでからＤＭＡコントローラに起動指示を加える
ようにしており、また、一般に、ＤＭＡコントローラに
は起動指示が加えられてからデータの転送を開始するま
でにハード的な待ち時間が存在するため、起動指示を加
えた後、データの転送が開始されるまでの間、全く処理
が行なわれないこととなり、無駄時間が多くなる問題が
ある。また、蓄積可能バイト数以上のデータを転送する
場合は、ＦＩＦＯに蓄積可能バイト数以下のデータを書
込んだ後、ＤＭＡコントローラに転送先のメモリアドレ
ス及び転送バイト数を含む起動指示を加える処理をデー
タの転送が終了するまで、繰返し行なうものであるから
、効率が悪い問題もある。
を書込んでからＤＭＡコントローラに起動指示を加える
ようにしており、また、一般に、ＤＭＡコントローラに
は起動指示が加えられてからデータの転送を開始するま
でにハード的な待ち時間が存在するため、起動指示を加
えた後、データの転送が開始されるまでの間、全く処理
が行なわれないこととなり、無駄時間が多くなる問題が
ある。また、蓄積可能バイト数以上のデータを転送する
場合は、ＦＩＦＯに蓄積可能バイト数以下のデータを書
込んだ後、ＤＭＡコントローラに転送先のメモリアドレ
ス及び転送バイト数を含む起動指示を加える処理をデー
タの転送が終了するまで、繰返し行なうものであるから
、効率が悪い問題もある。
本発明は前述の如き問題点を解決したものであり、その
目的はＤＭＡ転送を効率良く行なえるようにすることに
ある。
目的はＤＭＡ転送を効率良く行なえるようにすることに
ある。
本発明は前述の如き問題点を解決するため、主制御部が
ＦＴＦＯに書込んだデータをＤＭＡコントローラを用い
てメモリに転送するＤＭＡ転送制御方式に於いて、 前記１１ＦＯに蓄積されているデータのバイト数を示す
バイトカウンタを設けると共に、前記ＤＭＡコントロー
ラに、 前記主制御部によって予め設定されているブロック転送
バイト数と前記バイトカウンタに示されているバイト数
とを比較し、前記バイトカウンタが示すバイト数が前記
ブロック転送バイト数以上となることにより前記ブロッ
ク転送バイト数と同数の読出し信号を前記ＦｒＦＯに加
える第１の比較器と、 データの転送時に前記主制御部によって設定された転送
バイト数と前記ＦＩＦＯに対する読出し信号とに基づい
て残留転送バイト数を求める転送完了検索回路と、 該転送完了検索回路で求めた残留転送バイト数と前記ブ
ロック転送バイト数とを比較すると共に前記転送完了検
索回路で求めた残留転送バイト数と前記バイトカウンタ
が示すバイト数とを比較し、前記転送完了検索回路で求
めた残留転送バイト数と前記バイトカウンタが示すバイ
ト数とが−敗し、且つ前記転送完了検索回路で求めた残
留転送バイト数が前記ブロック転送バイト数未満となる
ことにより前記転送完了検索回路で求めた残留転送バイ
ト数と同数の読出し信号を前記ＦＩＦＯに加える第２の
比較器と、 前記ＦＩＦＯから読出されたデータをデータ転送時に前
記主制御部により設定されたメモリアドレスから順次に
前記メモリに書込む書込み手段とを設け、 前記主制御部は前記メモリにデータを転送する際、転送
するデータの転送バイト数及びデータの転送先のメモリ
アドレスを設定し、前記ＤＭＡコントローラに起動を指
示してから前記ＦＩＦ○に転送データを書込む。
ＦＴＦＯに書込んだデータをＤＭＡコントローラを用い
てメモリに転送するＤＭＡ転送制御方式に於いて、 前記１１ＦＯに蓄積されているデータのバイト数を示す
バイトカウンタを設けると共に、前記ＤＭＡコントロー
ラに、 前記主制御部によって予め設定されているブロック転送
バイト数と前記バイトカウンタに示されているバイト数
とを比較し、前記バイトカウンタが示すバイト数が前記
ブロック転送バイト数以上となることにより前記ブロッ
ク転送バイト数と同数の読出し信号を前記ＦｒＦＯに加
える第１の比較器と、 データの転送時に前記主制御部によって設定された転送
バイト数と前記ＦＩＦＯに対する読出し信号とに基づい
て残留転送バイト数を求める転送完了検索回路と、 該転送完了検索回路で求めた残留転送バイト数と前記ブ
ロック転送バイト数とを比較すると共に前記転送完了検
索回路で求めた残留転送バイト数と前記バイトカウンタ
が示すバイト数とを比較し、前記転送完了検索回路で求
めた残留転送バイト数と前記バイトカウンタが示すバイ
ト数とが−敗し、且つ前記転送完了検索回路で求めた残
留転送バイト数が前記ブロック転送バイト数未満となる
ことにより前記転送完了検索回路で求めた残留転送バイ
ト数と同数の読出し信号を前記ＦＩＦＯに加える第２の
比較器と、 前記ＦＩＦＯから読出されたデータをデータ転送時に前
記主制御部により設定されたメモリアドレスから順次に
前記メモリに書込む書込み手段とを設け、 前記主制御部は前記メモリにデータを転送する際、転送
するデータの転送バイト数及びデータの転送先のメモリ
アドレスを設定し、前記ＤＭＡコントローラに起動を指
示してから前記ＦＩＦ○に転送データを書込む。
主制御部はＤＭＡコントローラに起動を指示してからＦ
ＩＦＯに対する転送データの書込みを開始するものであ
り、従来は全く処理が行なわれていなかったＤＭＡコン
トローラに起動指示を加えてから実際にデータ転送が開
始されるまでのハードウェア的な待ち時間中にＦＩＦＯ
に対する転送データの書込みを行なうことができるので
、データの転送時間を短縮することが可能となる。
ＩＦＯに対する転送データの書込みを開始するものであ
り、従来は全く処理が行なわれていなかったＤＭＡコン
トローラに起動指示を加えてから実際にデータ転送が開
始されるまでのハードウェア的な待ち時間中にＦＩＦＯ
に対する転送データの書込みを行なうことができるので
、データの転送時間を短縮することが可能となる。
第１の比較器はＦＩＦＯに蓄積された転送データのバイ
ト数がブロック転送バイト数以上となる毎にブロック転
送バイト数と同数の読出し信号をＦＩＦＯに加える。こ
れにより、ブロック転送バイト数分のデータがブロック
転送される。第２の比較器は転送データの残留転送バイ
ト数がブロック転送バイト数未満となり、且つＦＩＦＯ
に残留転送バイト数が全て格納されることにより、残留
転送バイト数と同数の続出し信号をＦＩＦＯに加える。
ト数がブロック転送バイト数以上となる毎にブロック転
送バイト数と同数の読出し信号をＦＩＦＯに加える。こ
れにより、ブロック転送バイト数分のデータがブロック
転送される。第２の比較器は転送データの残留転送バイ
ト数がブロック転送バイト数未満となり、且つＦＩＦＯ
に残留転送バイト数が全て格納されることにより、残留
転送バイト数と同数の続出し信号をＦＩＦＯに加える。
これにより、残留転送データが転送される。
ここで、第１の比較器は主副；Ｊ部により予め設定され
ているブロック転送バイト数とバイトカウンタが示すバ
イト数とに基づいて読出し信号を作成し、第２の比較器
は主制御部により予め設定されているブロック転送バイ
ト数、バイトカウンタが示すバイト数及び残留転送バイ
ト数とに基づいて読出し信号を作成し、残留転送バイト
数はデータ転送時に主制御部により設定された転送バイ
ト数と読出し信号とにより求められるものであるから、
ＦＩＦＯの蓄積可能バイト数以上のデータを転送する場
合であっても、起動にかかる処理を１回にすることが可
能となる。
ているブロック転送バイト数とバイトカウンタが示すバ
イト数とに基づいて読出し信号を作成し、第２の比較器
は主制御部により予め設定されているブロック転送バイ
ト数、バイトカウンタが示すバイト数及び残留転送バイ
ト数とに基づいて読出し信号を作成し、残留転送バイト
数はデータ転送時に主制御部により設定された転送バイ
ト数と読出し信号とにより求められるものであるから、
ＦＩＦＯの蓄積可能バイト数以上のデータを転送する場
合であっても、起動にかかる処理を１回にすることが可
能となる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図であり、主制御部
１と、ＤＭＡコントローラ２と、バイトカウンタ４を有
するＦＩＦＯ３と、メモリ５とから構成されている。
１と、ＤＭＡコントローラ２と、バイトカウンタ４を有
するＦＩＦＯ３と、メモリ５とから構成されている。
バイトカウンタ４を有するＦＩＦＯ３は主制御部Ｉから
データ１１が１バイト加えられる毎に加算信号線１２を
活性化してバイトカウンタ４をカウントアツプさせ、デ
ータ１６が１バイト読出される毎に減算信号ＷＩ３を活
性化してバイトカウンタ４をカウントダウンさせる。即
ち、バイトカウンタ４０カウント値１４はＦＩＦＯ３に
蓄積されているデータのバイト数を示すことになる。ま
た、ＦＩＦＯ３は内部に蓄積されているデータのバイト
数が蓄積可能バイト数と等しくなった時、書込み許可信
号線２８を不活性化する。
データ１１が１バイト加えられる毎に加算信号線１２を
活性化してバイトカウンタ４をカウントアツプさせ、デ
ータ１６が１バイト読出される毎に減算信号ＷＩ３を活
性化してバイトカウンタ４をカウントダウンさせる。即
ち、バイトカウンタ４０カウント値１４はＦＩＦＯ３に
蓄積されているデータのバイト数を示すことになる。ま
た、ＦＩＦＯ３は内部に蓄積されているデータのバイト
数が蓄積可能バイト数と等しくなった時、書込み許可信
号線２８を不活性化する。
ＤＭＡコントローラ２は第１．第２の比較器６゜７と、
転送完了検索回路８と、バッファ９，１０と、オアゲー
ト２９とから構成されている。比較器６は初期設定時に
主制御部１により設定されたブロック転送バイト数１７
（１回のブロック転送により転送するデータのバイト数
）とバイトカウンタ４のカウント値１４とを比較し、比
較結果がカウント値１４≧ブロック転送バイト数１７と
なった時、プロ。
転送完了検索回路８と、バッファ９，１０と、オアゲー
ト２９とから構成されている。比較器６は初期設定時に
主制御部１により設定されたブロック転送バイト数１７
（１回のブロック転送により転送するデータのバイト数
）とバイトカウンタ４のカウント値１４とを比較し、比
較結果がカウント値１４≧ブロック転送バイト数１７と
なった時、プロ。
り転送バイト数１７と同数の読出し信号２２を出力する
。転送完了検索回路８はその内部に読出し信号１５を入
力クロノクとして実際に転送されたデータのバイト数を
カウントするカウンタ（図示せず）を有し、主制御部１
によって設定された転送バイト数１８からこのカウンタ
のカウント値を’４１’ｌした値を残留転送バイト数２
３として比較器７に加えると共に残留転送バイト数２３
が「０」になった時、ＤＭＡ完了信号１９を主制御部１
に加える。尚、上記カウンタは転送バイト数１８の設定
時にリセントされるものである。比較器７はカウント値
１４と残留転送バイト数２３とを比較すると共にブロッ
ク転送バイト数１７と残留転送バイト数２３とを比較し
、比較結果がカウント値１４−残留転送バイト数２３で
あり、且つ残留転送バイト数２３〈ブロック転送バイト
数１７となった時、残留転送バイト数２３と同数の読出
し信号２４を出力する。
。転送完了検索回路８はその内部に読出し信号１５を入
力クロノクとして実際に転送されたデータのバイト数を
カウントするカウンタ（図示せず）を有し、主制御部１
によって設定された転送バイト数１８からこのカウンタ
のカウント値を’４１’ｌした値を残留転送バイト数２
３として比較器７に加えると共に残留転送バイト数２３
が「０」になった時、ＤＭＡ完了信号１９を主制御部１
に加える。尚、上記カウンタは転送バイト数１８の設定
時にリセントされるものである。比較器７はカウント値
１４と残留転送バイト数２３とを比較すると共にブロッ
ク転送バイト数１７と残留転送バイト数２３とを比較し
、比較結果がカウント値１４−残留転送バイト数２３で
あり、且つ残留転送バイト数２３〈ブロック転送バイト
数１７となった時、残留転送バイト数２３と同数の読出
し信号２４を出力する。
次に第１図の動作を説明する。
主制御部ｌは装置全体の初期設定時にＤ ＭＡコントロ
ーラ２内の比較器６にブロック転送バイト数１７を設定
する。そして、この後、ＤＭＡコントローラ２を使用し
てＦＩＦＯ３からメモリ５ヘデータ転送を行なう場合、
主制御部１は先ず、ＤＭＡコントローラ２に転送バイト
数１８及びデータ転送先のメモリアドレス２１を加える
と共に起動指示線２０を活性化し、この後、転送データ
１１をＦＩＦＯ３に書込む。この時、ＤＭＡコントロー
ラ２に加えた転送バイト数１８がＦ Ｉ ＦＯ３の蓄積
可能バイト数よりも大きい場合は、主制御部ｌはＦＩＦ
Ｏ３からのＳ込み許可線２８が活性化されていることを
確認してからデータＩＩの書込みを行なう。また、ＤＭ
Ａコントローラ２は起動指示線２０が活性化されたこと
を確認すると、主制御部１からのメモリアドレス２１を
バッファｌＯに格納すると共に転送バイト数１８を転送
完了検索回路８に設定する。
ーラ２内の比較器６にブロック転送バイト数１７を設定
する。そして、この後、ＤＭＡコントローラ２を使用し
てＦＩＦＯ３からメモリ５ヘデータ転送を行なう場合、
主制御部１は先ず、ＤＭＡコントローラ２に転送バイト
数１８及びデータ転送先のメモリアドレス２１を加える
と共に起動指示線２０を活性化し、この後、転送データ
１１をＦＩＦＯ３に書込む。この時、ＤＭＡコントロー
ラ２に加えた転送バイト数１８がＦ Ｉ ＦＯ３の蓄積
可能バイト数よりも大きい場合は、主制御部ｌはＦＩＦ
Ｏ３からのＳ込み許可線２８が活性化されていることを
確認してからデータＩＩの書込みを行なう。また、ＤＭ
Ａコントローラ２は起動指示線２０が活性化されたこと
を確認すると、主制御部１からのメモリアドレス２１を
バッファｌＯに格納すると共に転送バイト数１８を転送
完了検索回路８に設定する。
ＦＩＦＯ３への転送データ１１の書込みが開始されると
、バイトカウンタ４のカウント値１４は次第に増加する
。そして、カウント値１４がブロック転送バイト数１７
に達すると、即ちカウント値１４≧ブロック転送バイト
数１７の関係が満たされると、比較器６は前述したよう
にブロック転送バイト数１７と同数の続出し信号２２を
出力する。この読出し信号２２はオアゲート２９を介し
てＦＩＦＯ３に加えられ、ＦＩＦＯ３はオアゲート２９
から出力される続出し信号１５に従って１ブロック分の
転送データ１６ヲ出力する。ＤＭＡコントローラ２は、
ＦＩＦＯ３から出力されたデータ１６をバッファ９に順
次格納し、従来と同様にこのバッファ９に格納されたデ
ータ２７を書込み信号２６のタイミングに従ってバッフ
ァ１０に格納されているアドレス２５から順にメモリ５
に書込む。尚、このとき、バッファＩＯに格納されてい
るメモリアドレスは従来と同様にして書込み信号２６に
従って順次変更されるものである。
、バイトカウンタ４のカウント値１４は次第に増加する
。そして、カウント値１４がブロック転送バイト数１７
に達すると、即ちカウント値１４≧ブロック転送バイト
数１７の関係が満たされると、比較器６は前述したよう
にブロック転送バイト数１７と同数の続出し信号２２を
出力する。この読出し信号２２はオアゲート２９を介し
てＦＩＦＯ３に加えられ、ＦＩＦＯ３はオアゲート２９
から出力される続出し信号１５に従って１ブロック分の
転送データ１６ヲ出力する。ＤＭＡコントローラ２は、
ＦＩＦＯ３から出力されたデータ１６をバッファ９に順
次格納し、従来と同様にこのバッファ９に格納されたデ
ータ２７を書込み信号２６のタイミングに従ってバッフ
ァ１０に格納されているアドレス２５から順にメモリ５
に書込む。尚、このとき、バッファＩＯに格納されてい
るメモリアドレスは従来と同様にして書込み信号２６に
従って順次変更されるものである。
メモリ５へのデータの書込みが行なわれている間に於い
ても、ＦＩＦＯ３への転送データの書込みは行なわれて
おり、カウント値１４≧ブロック転送バイト数１７とな
ると上記したと同様の動作が行なわれ、またカウント値
り４＝残留転送バイト数２３であり、且つ残留転送バイ
ト数２３＜ブロック転送バイト数１７となると、下記の
動作が行なわれる。
ても、ＦＩＦＯ３への転送データの書込みは行なわれて
おり、カウント値１４≧ブロック転送バイト数１７とな
ると上記したと同様の動作が行なわれ、またカウント値
り４＝残留転送バイト数２３であり、且つ残留転送バイ
ト数２３＜ブロック転送バイト数１７となると、下記の
動作が行なわれる。
上記した条件が成立すると、即ち、転送データの残留転
送バイト数２３がブロック転送バイト数１７以下となり
、且つＦＩＦＯ３に残留データが全て書込まれると、比
較器７は前述したように残留転送バイト数２３と同数の
読出し信号２４を出力する。
送バイト数２３がブロック転送バイト数１７以下となり
、且つＦＩＦＯ３に残留データが全て書込まれると、比
較器７は前述したように残留転送バイト数２３と同数の
読出し信号２４を出力する。
この読出し信号２４はオアゲート２９を介してＦＩＦＯ
３に加えられ、ＦＩＦＯ３はオアゲート２９から出力さ
れる読出し信号１５に従って転送データを１バイトずつ
順次出力する。ＦＩＦＯ３から出力されたデータはバッ
ファ９に一時格納され、バッファ９に格納されたデータ
２７は書込み信号２６のタイミングに従ってメモリ５の
バッファ１０に格納されているアドレス２５から順に書
込まれる。即ち、残留データのバイト数がブロック転送
バイト数１７以上ある場合は、ブロック転送バイト数単
位でデータの転送が行なわれ、ブロック転送バイト数１
７以下である場合は、そのバイト数単位でデータの転送
が行なわれる。そして、データの転送が完了し、残留転
送データ数２３が「０」となると、ＤＭＡコントローラ
２はＤＭＡ完了信号１９により主制御部１にＤＭＡ転送
の終了を通知する。
３に加えられ、ＦＩＦＯ３はオアゲート２９から出力さ
れる読出し信号１５に従って転送データを１バイトずつ
順次出力する。ＦＩＦＯ３から出力されたデータはバッ
ファ９に一時格納され、バッファ９に格納されたデータ
２７は書込み信号２６のタイミングに従ってメモリ５の
バッファ１０に格納されているアドレス２５から順に書
込まれる。即ち、残留データのバイト数がブロック転送
バイト数１７以上ある場合は、ブロック転送バイト数単
位でデータの転送が行なわれ、ブロック転送バイト数１
７以下である場合は、そのバイト数単位でデータの転送
が行なわれる。そして、データの転送が完了し、残留転
送データ数２３が「０」となると、ＤＭＡコントローラ
２はＤＭＡ完了信号１９により主制御部１にＤＭＡ転送
の終了を通知する。
尚、第１図の一点鎖線で囲んだ部分を集積化することも
可能である。
可能である。
以上説明したように、本発明は、Ｄ Ｍ Ａコントロー
ラに起動を指示してからＦＩＦＯに対するデータの書込
みを行なうものであり、従来は全く処理が行なわれてい
なかったＤＭＡコントローラに起動指示を加えてから実
際にデータ転送が開始されるまでのハードウェア的な待
ち時間中にＦＩＦＯに対する転送データの書込みを行な
うことができるので、データの転送時間の短縮を図るこ
とができる効果がある。
ラに起動を指示してからＦＩＦＯに対するデータの書込
みを行なうものであり、従来は全く処理が行なわれてい
なかったＤＭＡコントローラに起動指示を加えてから実
際にデータ転送が開始されるまでのハードウェア的な待
ち時間中にＦＩＦＯに対する転送データの書込みを行な
うことができるので、データの転送時間の短縮を図るこ
とができる効果がある。
また、更に、本発明は、ＦＩＦＯに蓄積された転送デー
タのバイト数がブロック転送バイト数以上となる毎にブ
ロック転送バイト数と同数の読出し信号をＦＩＦＯに加
える第１の比較回路と、転送データの残留転送バイト数
がブロック転送バイト数未満となり、且つＦＩＦＯに残
留転送バイト数が全て格納されることにより、残留転送
バイト数と同数の読出し信号をＦＩＦＯに加える第２の
比較回路とを備えたものであるから、ＦＩＦＯの蓄積可
能バイト数以上のデータを転送する場合であってもＤＭ
Ａコントローラの起動にかかる処理を１回にすることが
でき、従って、データの転送効率を向上させることがで
きる効果がある。
タのバイト数がブロック転送バイト数以上となる毎にブ
ロック転送バイト数と同数の読出し信号をＦＩＦＯに加
える第１の比較回路と、転送データの残留転送バイト数
がブロック転送バイト数未満となり、且つＦＩＦＯに残
留転送バイト数が全て格納されることにより、残留転送
バイト数と同数の読出し信号をＦＩＦＯに加える第２の
比較回路とを備えたものであるから、ＦＩＦＯの蓄積可
能バイト数以上のデータを転送する場合であってもＤＭ
Ａコントローラの起動にかかる処理を１回にすることが
でき、従って、データの転送効率を向上させることがで
きる効果がある。
第１図は本発明の実施例のブロック図である。
図に於いて、１・・・主制御部、２・・・ＤＭＡコント
ローラ、３・・・ＦＩＦｏ、４・・・バイトカウンタ、
５・・・メモリ、６．７・・・比較器、８・・・転送完
了検索回路、９．１０・・・バッファ。
ローラ、３・・・ＦＩＦｏ、４・・・バイトカウンタ、
５・・・メモリ、６．７・・・比較器、８・・・転送完
了検索回路、９．１０・・・バッファ。
Claims (1)
- 【特許請求の範囲】 主制御部がＦＩＦＯに書込んだデータをＤＭＡコントロ
ーラを用いてメモリに転送するＤＭＡ転送制御方式に於
いて、 前記ＦＩＦＯに蓄積されているデータのバイト数を示す
バイトカウンタを設けると共に、 前記ＤＭＡコントローラに、 前記主制御部によって予め設定されているブロック転送
バイト数と前記バイトカウンタに示されているバイト数
とを比較し、前記バイトカウンタが示すバイト数が前記
ブロック転送バイト数以上となることにより前記ブロッ
ク転送バイト数と同数の読出し信号を前記ＦＩＦＯに加
える第１の比較器と、 データの転送時に前記主制御部によって設定された転送
バイト数と前記ＦＩＦＯに対する読出し信号とに基づい
て残留転送バイト数を求める転送完了検索回路と、 該転送完了検索回路で求めた残留転送バイト数と前記ブ
ロック転送バイト数とを比較すると共に前記転送完了検
索回路で求めた残留転送バイト数と前記バイトカウンタ
が示すバイト数とを比較し、前記転送完了検索回路で求
めた残留転送バイト数と前記バイトカウンタが示すバイ
ト数とが一致し、且つ前記転送完了検索回路で求めた残
留転送バイト数が前記ブロック転送バイト数未満となる
ことにより前記転送完了検索回路で求めた残留転送バイ
ト数と同数の読出し信号を前記ＦＩＦＯに加える第２の
比較器と、 前記ＦＩＦＯから読出されたデータをデータ転送時に前
記主制御部により設定されたメモリアドレスから順次に
前記メモリに書込む書込み手段とを設け、 前記主制御部は前記メモリにデータを転送する際、転送
するデータの転送バイト数及びデータの転送先のメモリ
アドレスを設定し、前記ＤＭＡコントローラに起動を指
示してから前記ＦＩＦＯに転送データを書込むことを特
徴とするＤＭＡ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30718186A JPS63158653A (ja) | 1986-12-23 | 1986-12-23 | Ｄｍａ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30718186A JPS63158653A (ja) | 1986-12-23 | 1986-12-23 | Ｄｍａ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158653A true JPS63158653A (ja) | 1988-07-01 |
| JPH0568732B2 JPH0568732B2 (ja) | 1993-09-29 |
Family
ID=17966009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30718186A Granted JPS63158653A (ja) | 1986-12-23 | 1986-12-23 | Ｄｍａ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158653A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
| JPS6059432A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | 入出力装置のデ−タバツフア制御方法 |
-
1986
- 1986-12-23 JP JP30718186A patent/JPS63158653A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
| JPS6059432A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | 入出力装置のデ−タバツフア制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568732B2 (ja) | 1993-09-29 |
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