JPS63159968A - 多重ｃｐｕ同期方式 - Google Patents
多重ｃｐｕ同期方式Info
- Publication number
- JPS63159968A JPS63159968A JP31263486A JP31263486A JPS63159968A JP S63159968 A JPS63159968 A JP S63159968A JP 31263486 A JP31263486 A JP 31263486A JP 31263486 A JP31263486 A JP 31263486A JP S63159968 A JPS63159968 A JP S63159968A
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- JP
- Japan
- Prior art keywords
- line
- processor
- processors
- mpint
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ボード単位でＣＰＵの機能を備え、かつ、シ
ステムバスに接続された共通メモリを有する多重ＣＰＵ
システムにおける多重ＣＰむ同期方式に関し、特に、各
ＣＰＵがプログラムの実行を分散処理することが可能な
多重ＣＰＵ同期方式多重ＣＰＵシステムにおいて、各プ
ロセッサ間でデータの送受を行うため、同期をとる必要
があり、各プロセッサ間の同期をとる方式としては、各
プロセッサに割り込みの口を設け、システムバスを使用
して割り込みを発生させる方式が一般に知られている。
ステムバスに接続された共通メモリを有する多重ＣＰＵ
システムにおける多重ＣＰむ同期方式に関し、特に、各
ＣＰＵがプログラムの実行を分散処理することが可能な
多重ＣＰＵ同期方式多重ＣＰＵシステムにおいて、各プ
ロセッサ間でデータの送受を行うため、同期をとる必要
があり、各プロセッサ間の同期をとる方式としては、各
プロセッサに割り込みの口を設け、システムバスを使用
して割り込みを発生させる方式が一般に知られている。
しかし、この方式では、システムバスを占有してしまう
ため、パフォーマンスの低下を生じる恐れがある。
ため、パフォーマンスの低下を生じる恐れがある。
目 的
本発明の目的は、このような問題点を改善し、多重ＣＰ
Ｕシステムにおいて、パフォーマンスの低下を生じるこ
となく、各プロセッサ間の同期をとることが可能な多重
ＣＰＵ同期方式を提供することにある。
Ｕシステムにおいて、パフォーマンスの低下を生じるこ
となく、各プロセッサ間の同期をとることが可能な多重
ＣＰＵ同期方式を提供することにある。
構 成
上記目的を達成するため、本発明の多重ＣＰＵ同期方式
は、システムバスに接続された複数のプロセッサ、およ
びシステムメモリを備えた多重ＣＰＵシステムにおいて
、各プロセッサに共通の１本の信号線（マルチプロセッ
サ・インタラブド）。
は、システムバスに接続された複数のプロセッサ、およ
びシステムメモリを備えた多重ＣＰＵシステムにおいて
、各プロセッサに共通の１本の信号線（マルチプロセッ
サ・インタラブド）。
および、該システムメモリ上に、該信号線の使用権を設
定するためのメモリエリアを備え、該メモリエリアの内
容をテストして、該信号線の使用権を獲得したプロセッ
サが、該信号線を利用して対象のプロセッサと同期をと
ることに特徴がある。
定するためのメモリエリアを備え、該メモリエリアの内
容をテストして、該信号線の使用権を獲得したプロセッ
サが、該信号線を利用して対象のプロセッサと同期をと
ることに特徴がある。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例における多重プロセッサ・
システムの構成図である。
システムの構成図である。
本実施例の多重プロセッサ・システムは、システムメモ
リ１．プロセッサＡ２−プロセッサＣ４を備え、それら
は、システムバス５に接続される。
リ１．プロセッサＡ２−プロセッサＣ４を備え、それら
は、システムバス５に接続される。
また、プロセッサ間の同期をとるため、マルチプロセッ
サ・インタラブド・ライン（以下ＭＰＩＮＴラインと略
す）６という信号線を設け、この信号線を使用する信号
（ＭＰＩＮＴ）をトリガーとして、各プロセッサ間のデ
ータ転送、およびプログラムの実行を制御する。
サ・インタラブド・ライン（以下ＭＰＩＮＴラインと略
す）６という信号線を設け、この信号線を使用する信号
（ＭＰＩＮＴ）をトリガーとして、各プロセッサ間のデ
ータ転送、およびプログラムの実行を制御する。
第２図は、本発明の一実施例における多重ｃｐＴＪ同期
回路の構成図、第３図は本発明の一実施例における各種
信号のタイミングチャートである。
回路の構成図、第３図は本発明の一実施例における各種
信号のタイミングチャートである。
本実施例における各プロセッサの多重ＣＰＵ同期回路は
、第２図のように、Ｄ型フリップ・フロップ（以下ＦＦ
と略す）７．およびインバータを備え、ＭＰＴＮＴライ
ン６に接続される。
、第２図のように、Ｄ型フリップ・フロップ（以下ＦＦ
と略す）７．およびインバータを備え、ＭＰＴＮＴライ
ン６に接続される。
例えば、第３図のように、プロセッサＢ３がプロセッサ
Ｃ４と同期をとる場合、プロセッサＣ４は、プロセッサ
Ｂ３が発生させたＭＰｒＮＴにより、Ｄ型ブリップフロ
ップ（以下ＦＦと略す）７のクロック入力を行い、ＭＰ
ＩＮＴがＴ−ｏ ｗになるエツジでＦＦ７をＯＮとして
、ＣＰＵインタラブド（以下ＣＰＵ Ｉ ＮＴと略す）
を発生する。
Ｃ４と同期をとる場合、プロセッサＣ４は、プロセッサ
Ｂ３が発生させたＭＰｒＮＴにより、Ｄ型ブリップフロ
ップ（以下ＦＦと略す）７のクロック入力を行い、ＭＰ
ＩＮＴがＴ−ｏ ｗになるエツジでＦＦ７をＯＮとして
、ＣＰＵインタラブド（以下ＣＰＵ Ｉ ＮＴと略す）
を発生する。
そのＣＰＵＩＮＴを再度インバータを通してＭＰＩＮＴ
ライン６に接続し、そのプロセッサ内部のデコード信号
であるインタラブド・クリア（以下ＩＮＴＣＬＲと略す
）がＬｏｗになるまで、ＭＰＩＮＴの状態を保持し、そ
の間、ＣＰＵＩＮＴはＨｉｇｈの状態にある。
ライン６に接続し、そのプロセッサ内部のデコード信号
であるインタラブド・クリア（以下ＩＮＴＣＬＲと略す
）がＬｏｗになるまで、ＭＰＩＮＴの状態を保持し、そ
の間、ＣＰＵＩＮＴはＨｉｇｈの状態にある。
また、そのＭＰＩＮＴを発生したプロセッサＢ３側も、
同一回路を使用している。
同一回路を使用している。
ＭＰｒＮＴの発生については、プロセッサ内部のデコー
ド信号であり、あるプロセッサが他のプロセッサに要求
を発した時、アクティブとするセット・マルチプロセッ
サ・インタラブド（以下ＳＭＰＩＮＴと略す）をＬｏ％
Ｉにすることにより、そのＦＦ’７がＯＮＬ、ＭＰｔＮ
ＴがＬｏｗとなる。さらに、一定時間後にＴＮＴＣＬＲ
を発生させて、そのＦＦ７をＯＦＦにすることにより、
そのＭＰｔＮＴを発生した側からのトリガーとなる。
ド信号であり、あるプロセッサが他のプロセッサに要求
を発した時、アクティブとするセット・マルチプロセッ
サ・インタラブド（以下ＳＭＰＩＮＴと略す）をＬｏ％
Ｉにすることにより、そのＦＦ’７がＯＮＬ、ＭＰｔＮ
ＴがＬｏｗとなる。さらに、一定時間後にＴＮＴＣＬＲ
を発生させて、そのＦＦ７をＯＦＦにすることにより、
そのＭＰｔＮＴを発生した側からのトリガーとなる。
なお、ＭＰＩＮＴをアクティブとしたプロセッサのＣＰ
ＵＴＮＴは、各プロセッサのマスク回路（図示省略）に
より、その信号のレベルでマスクされる。
ＵＴＮＴは、各プロセッサのマスク回路（図示省略）に
より、その信号のレベルでマスクされる。
第４図は、本発明の一実施例における同期用の、メモリ
エリアの説明図である。
エリアの説明図である。
このような方式では、プロセッサ間の同期をとる作業が
同時に発生した場合、そのＭＰ ＩＮＴライン６のみを
使用して同期をとるため、同期用のメモリエリアをシス
テムメモリ１上に定める。このメモリエリアは、全ての
プロセッサからアクセス可能な共通メモリとして使用さ
れる。
同時に発生した場合、そのＭＰ ＩＮＴライン６のみを
使用して同期をとるため、同期用のメモリエリアをシス
テムメモリ１上に定める。このメモリエリアは、全ての
プロセッサからアクセス可能な共通メモリとして使用さ
れる。
すなわち、システムメモリ１の１部のメモリｎ番地から
ｎ＋ｍ番地までを共通の同期エリアとして、その先頭の
ｎ番地を使用してＭＰＩＮＴライン６の使用権を定める
。
ｎ＋ｍ番地までを共通の同期エリアとして、その先頭の
ｎ番地を使用してＭＰＩＮＴライン６の使用権を定める
。
例えば、あるプロセッサがＭＰｔ、ＮＴを池のプロセッ
サに発したい場合、”ｎ番地の内容をテストし、その内
容がφの時、１を設定する″というメモリのテストとセ
ットとを、１回のサイクルとして実行する命令を持った
ＣＰＵを使用するか。
サに発したい場合、”ｎ番地の内容をテストし、その内
容がφの時、１を設定する″というメモリのテストとセ
ットとを、１回のサイクルとして実行する命令を持った
ＣＰＵを使用するか。
あるいは、システムメモリに、そのメモリアドレスをア
クセスされた時、メモリロックし、次に、そのメモリを
ライトされるまで、他プロセツサのアクセスを禁止する
回路を設ける等の方式を探用する。
クセスされた時、メモリロックし、次に、そのメモリを
ライトされるまで、他プロセツサのアクセスを禁止する
回路を設ける等の方式を探用する。
こうして０、そのメモリを調べ、ＭＰＩＮＴライン６の
使用権をとり、ｎ＋１番地からｎ＋ｍ番地へ、発信元と
発信先とを設定して、割り込みを発生する。
使用権をとり、ｎ＋１番地からｎ＋ｍ番地へ、発信元と
発信先とを設定して、割り込みを発生する。
さらに、その割り込みを受けた側では、システムメモリ
１の発信元を調べ、自プロセッサに対する場合は、その
処理としてｎ番地の内容をφとする。
１の発信元を調べ、自プロセッサに対する場合は、その
処理としてｎ番地の内容をφとする。
効 果
本発明によれば、多重プロセッサシステムにおいて、Ｍ
ＰＴＮＴラインのみを使用することにより、システムバ
スを占用することなく、マルチプロセッサ間の同期をと
ることが可能である。
ＰＴＮＴラインのみを使用することにより、システムバ
スを占用することなく、マルチプロセッサ間の同期をと
ることが可能である。
このため、ハードウェアを減少して、コストダウンを計
り、経済性を向上することができる。
り、経済性を向上することができる。
第１図は本発明の一実施例における多重プロセッサ・シ
ステムの構成図、第２図は本発明の一実施例における多
重ＣＰＵ同期回路の構成図、第３図は本発明の一実施例
における各種信号のタイミングチャート、第４図は本発
明の一実施例における同期用のメモリエリアの説明図で
ある。 １ニジステムメモリ、２〜４：プロセッサ、５ニジステ
ムバス、６：マルチプロセッサ・インタラブド・ライン
（ＭＰＩＮＴライン）、７：Ｄ型フリップ・プロップ（
ＦＦ）、ＳＭＰＩＮＴ：セット・マルチプロセッサ・イ
ンタラブド、ＭＰＩＮＴ？マルチプロセッサ・インタラ
ブド、ＣＰＵＩＮＴ：ｃｐｕインタラブド、ＩＮＴＣＩ
、Ｒ：インタラブド・クリア。 第 １ 図 第 ２ 図 第 ３ 図 第 養 図
ステムの構成図、第２図は本発明の一実施例における多
重ＣＰＵ同期回路の構成図、第３図は本発明の一実施例
における各種信号のタイミングチャート、第４図は本発
明の一実施例における同期用のメモリエリアの説明図で
ある。 １ニジステムメモリ、２〜４：プロセッサ、５ニジステ
ムバス、６：マルチプロセッサ・インタラブド・ライン
（ＭＰＩＮＴライン）、７：Ｄ型フリップ・プロップ（
ＦＦ）、ＳＭＰＩＮＴ：セット・マルチプロセッサ・イ
ンタラブド、ＭＰＩＮＴ？マルチプロセッサ・インタラ
ブド、ＣＰＵＩＮＴ：ｃｐｕインタラブド、ＩＮＴＣＩ
、Ｒ：インタラブド・クリア。 第 １ 図 第 ２ 図 第 ３ 図 第 養 図
Claims (1)
- １、システムバスに接続された複数のプロセッサ、およ
びシステムメモリを備えた多重ＣＰＵシステムにおいて
、上記各プロセッサに共通の１本の信号線、および、該
信号線の使用権を設定する手段を備え、該設定手段によ
り、該信号線の使用権を得たプロセッサが、該信号線を
使用して対象のプロセッサと同期をとることを特徴とす
る多重ＣＰＵ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31263486A JPS63159968A (ja) | 1986-12-24 | 1986-12-24 | 多重ｃｐｕ同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31263486A JPS63159968A (ja) | 1986-12-24 | 1986-12-24 | 多重ｃｐｕ同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63159968A true JPS63159968A (ja) | 1988-07-02 |
Family
ID=18031565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31263486A Pending JPS63159968A (ja) | 1986-12-24 | 1986-12-24 | 多重ｃｐｕ同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63159968A (ja) |
-
1986
- 1986-12-24 JP JP31263486A patent/JPS63159968A/ja active Pending
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