JPH0354660A - マルチプロセッサシステムにおける共有メモリ管理方式 - Google Patents
マルチプロセッサシステムにおける共有メモリ管理方式Info
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- JPH0354660A JPH0354660A JP18954189A JP18954189A JPH0354660A JP H0354660 A JPH0354660 A JP H0354660A JP 18954189 A JP18954189 A JP 18954189A JP 18954189 A JP18954189 A JP 18954189A JP H0354660 A JPH0354660 A JP H0354660A
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- 230000000593 degrading effect Effects 0.000 abstract description 2
- 238000007726 management method Methods 0.000 description 11
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一つの記憶装置を複数のプロセッサが共有する
マルチプロセッサシステムにおける共有メモリ管理方式
に関する． （従来の技術） 処理能力、計算機資源の使用効率等を高めるため、複数
のプロセッサで一つの記憶装置（共有メモリ）を共有す
るマルチプロセッサシステムが構築されている．このマ
ルチブロセ・ソサシステムにおいては、記憶装置に対す
るアクセス権をどのプロセッサに与えるかを制御する排
他制御を行なっている，そして、この排ｍ Ｍ ｍ方式
には次のような方式がある． ■共有メモリにアクセス要求をしたプロセッサが、この
共有メモリをアクセスする可能性のある全てのプロセッ
サを停止させ、他のプロセッサからアクセス要求が発生
しないようにしてから共有メモリへアクセスする． ■共有メモリのアクセス要求を管理する専用のプロセッ
サ（管理プロセッサ）を設け、共有メモリへのアクセス
しようとするプロセッサはこの管理プロセッサにアクセ
ス要求を出す．そうすると、この管理プロセッサは、排
他制御を行なっていずれか一つのプロセッサに対しての
みアクセスを許可する． （発明が解決しようとする課題） 上述したように、従来の共有メモリ管理方式には次のよ
うな解決すべき課題があった．従来方式■では、いずれ
か一つのプロセッサが共有メモリにアクセスする毎に他
の全てのプロセッサが停止させられるので、マルチプロ
セッサシステム全体の性能が低下してしまう． 従来方式■も同様に管理プロセッサとの通信のためのオ
ーバヘッドが大きくなりマルチプロセッサシステム全体
の性能が低下してしまう．本一発明は、このような事情
に鑑みてなされたものであり、その目的は、マノレチプ
ロセッサシステム全体の性能を低下させることなく共有
メモリへのアクセス要求の排他制御を行なうマルチプロ
セッサシステムにおける共有メモリ管理方式を提供する
ことにある． 〈課題を解決するための手Ｐｉ＞ 本発明のマルチプロセッサシステムにおける共有メモリ
管理方式は、上記目的を達戒するために、複数のプロセ
ッサと該複数のプロセッサが共有する一つの記憶装置と
がメモリバスに接続され、前記複数のプロセッサから前
記記憶装置にアクセス要求があるといずれか一つのプロ
セ・ｙサに対してアクセスを許可するマルチプロセッサ
システムにおける共有メモリ管理方式において、 プロセッサと前記メモリバスとを接続状態または切断状
態にするバスゲート回路と、 前記複数のプロセッサからのアクセス要求に基づいて排
他制御を行なっていずれか一つのプロセッサに対してメ
モリ獲得応答を返送すると共に、該メモリ獲得応答を返
した前記プロセッサに対応する前記バスゲート回路にメ
モリバスを接続状態にする旨の指示を出す優先順位制御
回路とを有する． （作用） 本発明のマルチプロセッサシステムにおける共有メモリ
管理方式においては、優先１項位制御回路が、複数のプ
ロセッサからのアクセス要求に基づいて排他制御を行な
っていずれか一つのプロセッサに対してメモリ獲得応答
を返送すると共にこの該メモリ獲得応答を返したプロセ
ッサに対応するバスゲート回路にメモリバスを接続状態
にする旨の指示を出す．そうすると、バスゲート回路が
、プロセッサとメモリバスとを接続状態にする．（実施
例） 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実雄例の梢或図である．同図におい
て、１．２はプロセッサ（ＣＰＵと称する）、３は排他
制御を行う優先順位制御回路、４は共有メモリ、５．６
はバスゲート、７はメモリバスである． 次に第１図の実施例においてＣＰＵＩから共有メモリ４
に対してアクセス要求が発生した際の動作について説明
する，ｃｐｕｉは共有メモリ４にアクセスする必要があ
ると、メモリリクエスト信号ａＯをＯＮ状態にする．そ
うすると、優先順位制御回路３は、メモリリクエスト信
号ａＯがＯＮ状態になったことを認識して次のような排
他制御を行なう． ■ＣＰＵ２からのメモリリクエスト信号ａ１がＯＮ状態
でないとき このようなとき優先順位制御回路３は、メモリ獲得応答
信号ｂＯｔ．ｏＮ状態してＣＰＵＩに共有メモリ４への
アクセスを許可した旨を通知すると共に、バスゲート制
御信号ＣＯをＯＮ状態にする．このＯＮ状態のバスゲー
ト制ｍ信号を受け取ったバスゲート５は、内部のゲート
を導通状態にする．この結果、ＣＰＵＩと共有メモリ４
とがメモリバス７を介して接続される． ＯＮ状態のメモリ獲得応答信号ｂｏを受け取ったＣＰＵ
１は、共有メモリ４ヘアクセスする．そして、アクセス
が終了するとメモリリクエスト信号ａＯをＯＦＦ状態に
する．従って、次の新たなアクセス要求が受けつけられ
るようになる．■ＣＰＵ２からのメモリリクエスト信号
ａ１がＯＮ状態のとき このようなとき優先順位制御回路３は、メモリリクエス
ト信号ａ１がＯＮ状態からＯＦＦ状態になるのを待つ．
そしてメモリリクエスト信号ａ１がＯＦＦ状態になると
、上述したように、メモリ獲得応答信号ｂＯおよびバス
ゲート制御信号ＣＯをＯＮ状態にする．そしてＣＰＵ１
は、メモリ獲得応答信号がＯＮ状態になると共有メモリ
４ヘアクセスし、アクセスが終了するとメモリリクエス
ト信号ａＯをＯＦＦ状態にする．このようにして共有メ
モリに対する排他制御が行なわれる．ＣＰＵ２が共有メ
モリ４にアクセスするときも同様の処理が行われる． なお、本実施例では、マルチプロセッサシステムが２つ
のＣＰＵで構成されるとしたが、ＣＰＵの数が３以上で
もよいことは勿論のことである．（発明の効果） 以上に説明したように、本発明のマルチプロセッサシス
テムにおける共有メモリ管理方式によれば、共有メモリ
に対するアクセスの排他制御を簡単な回路により実現で
き、且つ処理も高速に行える．従って、マルチプロセッ
サの各プロセッサが独立に動作出来る時間が大きくなり
、システム全体の性能の向上が図れる。
マルチプロセッサシステムにおける共有メモリ管理方式
に関する． （従来の技術） 処理能力、計算機資源の使用効率等を高めるため、複数
のプロセッサで一つの記憶装置（共有メモリ）を共有す
るマルチプロセッサシステムが構築されている．このマ
ルチブロセ・ソサシステムにおいては、記憶装置に対す
るアクセス権をどのプロセッサに与えるかを制御する排
他制御を行なっている，そして、この排ｍ Ｍ ｍ方式
には次のような方式がある． ■共有メモリにアクセス要求をしたプロセッサが、この
共有メモリをアクセスする可能性のある全てのプロセッ
サを停止させ、他のプロセッサからアクセス要求が発生
しないようにしてから共有メモリへアクセスする． ■共有メモリのアクセス要求を管理する専用のプロセッ
サ（管理プロセッサ）を設け、共有メモリへのアクセス
しようとするプロセッサはこの管理プロセッサにアクセ
ス要求を出す．そうすると、この管理プロセッサは、排
他制御を行なっていずれか一つのプロセッサに対しての
みアクセスを許可する． （発明が解決しようとする課題） 上述したように、従来の共有メモリ管理方式には次のよ
うな解決すべき課題があった．従来方式■では、いずれ
か一つのプロセッサが共有メモリにアクセスする毎に他
の全てのプロセッサが停止させられるので、マルチプロ
セッサシステム全体の性能が低下してしまう． 従来方式■も同様に管理プロセッサとの通信のためのオ
ーバヘッドが大きくなりマルチプロセッサシステム全体
の性能が低下してしまう．本一発明は、このような事情
に鑑みてなされたものであり、その目的は、マノレチプ
ロセッサシステム全体の性能を低下させることなく共有
メモリへのアクセス要求の排他制御を行なうマルチプロ
セッサシステムにおける共有メモリ管理方式を提供する
ことにある． 〈課題を解決するための手Ｐｉ＞ 本発明のマルチプロセッサシステムにおける共有メモリ
管理方式は、上記目的を達戒するために、複数のプロセ
ッサと該複数のプロセッサが共有する一つの記憶装置と
がメモリバスに接続され、前記複数のプロセッサから前
記記憶装置にアクセス要求があるといずれか一つのプロ
セ・ｙサに対してアクセスを許可するマルチプロセッサ
システムにおける共有メモリ管理方式において、 プロセッサと前記メモリバスとを接続状態または切断状
態にするバスゲート回路と、 前記複数のプロセッサからのアクセス要求に基づいて排
他制御を行なっていずれか一つのプロセッサに対してメ
モリ獲得応答を返送すると共に、該メモリ獲得応答を返
した前記プロセッサに対応する前記バスゲート回路にメ
モリバスを接続状態にする旨の指示を出す優先順位制御
回路とを有する． （作用） 本発明のマルチプロセッサシステムにおける共有メモリ
管理方式においては、優先１項位制御回路が、複数のプ
ロセッサからのアクセス要求に基づいて排他制御を行な
っていずれか一つのプロセッサに対してメモリ獲得応答
を返送すると共にこの該メモリ獲得応答を返したプロセ
ッサに対応するバスゲート回路にメモリバスを接続状態
にする旨の指示を出す．そうすると、バスゲート回路が
、プロセッサとメモリバスとを接続状態にする．（実施
例） 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実雄例の梢或図である．同図におい
て、１．２はプロセッサ（ＣＰＵと称する）、３は排他
制御を行う優先順位制御回路、４は共有メモリ、５．６
はバスゲート、７はメモリバスである． 次に第１図の実施例においてＣＰＵＩから共有メモリ４
に対してアクセス要求が発生した際の動作について説明
する，ｃｐｕｉは共有メモリ４にアクセスする必要があ
ると、メモリリクエスト信号ａＯをＯＮ状態にする．そ
うすると、優先順位制御回路３は、メモリリクエスト信
号ａＯがＯＮ状態になったことを認識して次のような排
他制御を行なう． ■ＣＰＵ２からのメモリリクエスト信号ａ１がＯＮ状態
でないとき このようなとき優先順位制御回路３は、メモリ獲得応答
信号ｂＯｔ．ｏＮ状態してＣＰＵＩに共有メモリ４への
アクセスを許可した旨を通知すると共に、バスゲート制
御信号ＣＯをＯＮ状態にする．このＯＮ状態のバスゲー
ト制ｍ信号を受け取ったバスゲート５は、内部のゲート
を導通状態にする．この結果、ＣＰＵＩと共有メモリ４
とがメモリバス７を介して接続される． ＯＮ状態のメモリ獲得応答信号ｂｏを受け取ったＣＰＵ
１は、共有メモリ４ヘアクセスする．そして、アクセス
が終了するとメモリリクエスト信号ａＯをＯＦＦ状態に
する．従って、次の新たなアクセス要求が受けつけられ
るようになる．■ＣＰＵ２からのメモリリクエスト信号
ａ１がＯＮ状態のとき このようなとき優先順位制御回路３は、メモリリクエス
ト信号ａ１がＯＮ状態からＯＦＦ状態になるのを待つ．
そしてメモリリクエスト信号ａ１がＯＦＦ状態になると
、上述したように、メモリ獲得応答信号ｂＯおよびバス
ゲート制御信号ＣＯをＯＮ状態にする．そしてＣＰＵ１
は、メモリ獲得応答信号がＯＮ状態になると共有メモリ
４ヘアクセスし、アクセスが終了するとメモリリクエス
ト信号ａＯをＯＦＦ状態にする．このようにして共有メ
モリに対する排他制御が行なわれる．ＣＰＵ２が共有メ
モリ４にアクセスするときも同様の処理が行われる． なお、本実施例では、マルチプロセッサシステムが２つ
のＣＰＵで構成されるとしたが、ＣＰＵの数が３以上で
もよいことは勿論のことである．（発明の効果） 以上に説明したように、本発明のマルチプロセッサシス
テムにおける共有メモリ管理方式によれば、共有メモリ
に対するアクセスの排他制御を簡単な回路により実現で
き、且つ処理も高速に行える．従って、マルチプロセッ
サの各プロセッサが独立に動作出来る時間が大きくなり
、システム全体の性能の向上が図れる。
第１図は本発明の実施例の構成図である．１，２・・・
ＣＰＵ、３・・・優先順位制御回路、４・・・共有メモ
リ、５．６・・・バスゲート、７・・・メモリバス．
ＣＰＵ、３・・・優先順位制御回路、４・・・共有メモ
リ、５．６・・・バスゲート、７・・・メモリバス．
Claims (1)
- 【特許請求の範囲】 複数のプロセッサと該複数のプロセッサが共有する一つ
の記憶装置とがメモリバスに接続され、前記複数のプロ
セッサから前記記憶装置にアクセス要求があるといずれ
か一つのプロセッサに対してアクセスを許可するマルチ
プロセッサシステムにおける共有メモリ管理方式におい
て、 プロセッサと前記メモリバスとを接続状態または切断状
態にするバスゲート回路と、 前記複数のプロセッサからのアクセス要求に基づいて排
他制御を行なっていずれか一つのプロセッサに対してメ
モリ獲得応答を返送すると共に、該メモリ獲得応答を返
した前記プロセッサに対応する前記バスゲート回路にメ
モリバスを接続状態にする旨の指示を出す優先順位制御
回路と を設けたことを特徴とするマルチプロセッサシステムに
おける共有メモリ管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18954189A JPH0354660A (ja) | 1989-07-21 | 1989-07-21 | マルチプロセッサシステムにおける共有メモリ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18954189A JPH0354660A (ja) | 1989-07-21 | 1989-07-21 | マルチプロセッサシステムにおける共有メモリ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354660A true JPH0354660A (ja) | 1991-03-08 |
Family
ID=16243038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18954189A Pending JPH0354660A (ja) | 1989-07-21 | 1989-07-21 | マルチプロセッサシステムにおける共有メモリ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354660A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293594B1 (ko) * | 1992-01-31 | 2001-09-17 | 가나이 쓰도무 | 공유메모리로의배타적액세스를실행하는멀티프로세서시스템 |
| US7076583B2 (en) | 2001-02-20 | 2006-07-11 | Nec Corporation | Multiprocessor system, shared-memory controlling method, recording medium and data signal embedded in a carrier wave |
| JP2009251871A (ja) * | 2008-04-04 | 2009-10-29 | Nec Corp | 競合分析装置、競合分析方法、およびプログラム |
| US8347064B1 (en) | 2006-09-19 | 2013-01-01 | Nvidia Corporation | Memory access techniques in an aperture mapped memory space |
| US8347065B1 (en) | 2006-11-01 | 2013-01-01 | Glasco David B | System and method for concurrently managing memory access requests |
| US8352709B1 (en) | 2006-09-19 | 2013-01-08 | Nvidia Corporation | Direct memory access techniques that include caching segmentation data |
| US8359454B2 (en) | 2005-12-05 | 2013-01-22 | Nvidia Corporation | Memory access techniques providing for override of page table attributes |
| US8504794B1 (en) | 2006-11-01 | 2013-08-06 | Nvidia Corporation | Override system and method for memory access management |
| US8533425B1 (en) | 2006-11-01 | 2013-09-10 | Nvidia Corporation | Age based miss replay system and method |
| US8601223B1 (en) | 2006-09-19 | 2013-12-03 | Nvidia Corporation | Techniques for servicing fetch requests utilizing coalesing page table entries |
| US8607008B1 (en) | 2006-11-01 | 2013-12-10 | Nvidia Corporation | System and method for independent invalidation on a per engine basis |
| US8700865B1 (en) | 2006-11-02 | 2014-04-15 | Nvidia Corporation | Compressed data access system and method |
| US8700883B1 (en) | 2006-10-24 | 2014-04-15 | Nvidia Corporation | Memory access techniques providing for override of a page table |
| US8707011B1 (en) | 2006-10-24 | 2014-04-22 | Nvidia Corporation | Memory access techniques utilizing a set-associative translation lookaside buffer |
| US8706975B1 (en) | 2006-11-01 | 2014-04-22 | Nvidia Corporation | Memory access management block bind system and method |
| US9880846B2 (en) | 2012-04-11 | 2018-01-30 | Nvidia Corporation | Improving hit rate of code translation redirection table with replacement strategy based on usage history table of evicted entries |
| US10108424B2 (en) | 2013-03-14 | 2018-10-23 | Nvidia Corporation | Profiling code portions to generate translations |
| US10146545B2 (en) | 2012-03-13 | 2018-12-04 | Nvidia Corporation | Translation address cache for a microprocessor |
| US10241810B2 (en) | 2012-05-18 | 2019-03-26 | Nvidia Corporation | Instruction-optimizing processor with branch-count table in hardware |
| US10324725B2 (en) | 2012-12-27 | 2019-06-18 | Nvidia Corporation | Fault detection in instruction translations |
-
1989
- 1989-07-21 JP JP18954189A patent/JPH0354660A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293594B1 (ko) * | 1992-01-31 | 2001-09-17 | 가나이 쓰도무 | 공유메모리로의배타적액세스를실행하는멀티프로세서시스템 |
| US7076583B2 (en) | 2001-02-20 | 2006-07-11 | Nec Corporation | Multiprocessor system, shared-memory controlling method, recording medium and data signal embedded in a carrier wave |
| US8359454B2 (en) | 2005-12-05 | 2013-01-22 | Nvidia Corporation | Memory access techniques providing for override of page table attributes |
| US8601223B1 (en) | 2006-09-19 | 2013-12-03 | Nvidia Corporation | Techniques for servicing fetch requests utilizing coalesing page table entries |
| US8347064B1 (en) | 2006-09-19 | 2013-01-01 | Nvidia Corporation | Memory access techniques in an aperture mapped memory space |
| US8352709B1 (en) | 2006-09-19 | 2013-01-08 | Nvidia Corporation | Direct memory access techniques that include caching segmentation data |
| US8707011B1 (en) | 2006-10-24 | 2014-04-22 | Nvidia Corporation | Memory access techniques utilizing a set-associative translation lookaside buffer |
| US8700883B1 (en) | 2006-10-24 | 2014-04-15 | Nvidia Corporation | Memory access techniques providing for override of a page table |
| US8601235B2 (en) | 2006-11-01 | 2013-12-03 | Nvidia Corporation | System and method for concurrently managing memory access requests |
| US8533425B1 (en) | 2006-11-01 | 2013-09-10 | Nvidia Corporation | Age based miss replay system and method |
| US8504794B1 (en) | 2006-11-01 | 2013-08-06 | Nvidia Corporation | Override system and method for memory access management |
| US8607008B1 (en) | 2006-11-01 | 2013-12-10 | Nvidia Corporation | System and method for independent invalidation on a per engine basis |
| US8347065B1 (en) | 2006-11-01 | 2013-01-01 | Glasco David B | System and method for concurrently managing memory access requests |
| US8706975B1 (en) | 2006-11-01 | 2014-04-22 | Nvidia Corporation | Memory access management block bind system and method |
| US8700865B1 (en) | 2006-11-02 | 2014-04-15 | Nvidia Corporation | Compressed data access system and method |
| JP2009251871A (ja) * | 2008-04-04 | 2009-10-29 | Nec Corp | 競合分析装置、競合分析方法、およびプログラム |
| US10146545B2 (en) | 2012-03-13 | 2018-12-04 | Nvidia Corporation | Translation address cache for a microprocessor |
| US9880846B2 (en) | 2012-04-11 | 2018-01-30 | Nvidia Corporation | Improving hit rate of code translation redirection table with replacement strategy based on usage history table of evicted entries |
| US10241810B2 (en) | 2012-05-18 | 2019-03-26 | Nvidia Corporation | Instruction-optimizing processor with branch-count table in hardware |
| US10324725B2 (en) | 2012-12-27 | 2019-06-18 | Nvidia Corporation | Fault detection in instruction translations |
| US10108424B2 (en) | 2013-03-14 | 2018-10-23 | Nvidia Corporation | Profiling code portions to generate translations |
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