JPS63160A - 電荷結合装置の出力回路 - Google Patents
電荷結合装置の出力回路Info
- Publication number
- JPS63160A JPS63160A JP61143598A JP14359886A JPS63160A JP S63160 A JPS63160 A JP S63160A JP 61143598 A JP61143598 A JP 61143598A JP 14359886 A JP14359886 A JP 14359886A JP S63160 A JPS63160 A JP S63160A
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- capacitor
- transistor
- signal
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は電荷結合装置の出力回路に関する。
（従来の技術）
電荷結合装置（以下ＣＯＤという）は、固体搬像装置等
における電荷転送手段として広く普及している。このＣ
ＯＤの出力回路は、転送されてきた信号電荷を検出し゛
、検出′６ｉ荷吊に対応した電流を出力する機能を有す
る。
における電荷転送手段として広く普及している。このＣ
ＯＤの出力回路は、転送されてきた信号電荷を検出し゛
、検出′６ｉ荷吊に対応した電流を出力する機能を有す
る。
第６図に従来用いられている一般的なＣＯＤの出力回路
を示す。端子ａはＣＣＤの最終段電極を示し、ここまで
転送されてきた信号′５荷はキャパシタ１に一時蓄積さ
れる。即ち、信号電荷量はこのキャパシタ１によって電
圧に変換されることになる。この−時蓄積電荷は、端子
すに定期的に排出信号を与えることによって、ＭＯＳト
ランジスタ２により端子Ｃへ排出される。キャパシタ１
で検出された電圧は、ＭｏＳトランジスタ回路３によっ
て電流増幅される。このＭＯＳトランジスタ回路３には
、端子ｄおよび端子ｆから電源供給がなされ、端子ｅに
対してキャパシタ１に蓄積された電荷ｍに対応した電流
が出力される。ＭＯＳトランジスタ回路３は、ソースホ
ロワ回路３１および３２を２段直列接続した回路で構成
される。ソースホロワ回路３１はエンハンスメント型Ｍ
ＯＳトランジスタ３１ａとデプレッション型ＭＯＳトラ
ンジスタ３１ｂとの直列接続から成り、ソースホロワ回
路３２は同様にエンハンスメント型ＭＯＳトランジスタ
３２ａとデプレッション型ＭＯＳトランジスタ３２ｂと
の直列接続から成る。上述したキャパシタ１．ＭＯＳト
ランジスタ２．ＭＯＳトランジスタ回路３はＣＯＤの転
送路（図示されていない）とともに同じ半導体基板上に
形成される。
を示す。端子ａはＣＣＤの最終段電極を示し、ここまで
転送されてきた信号′５荷はキャパシタ１に一時蓄積さ
れる。即ち、信号電荷量はこのキャパシタ１によって電
圧に変換されることになる。この−時蓄積電荷は、端子
すに定期的に排出信号を与えることによって、ＭＯＳト
ランジスタ２により端子Ｃへ排出される。キャパシタ１
で検出された電圧は、ＭｏＳトランジスタ回路３によっ
て電流増幅される。このＭＯＳトランジスタ回路３には
、端子ｄおよび端子ｆから電源供給がなされ、端子ｅに
対してキャパシタ１に蓄積された電荷ｍに対応した電流
が出力される。ＭＯＳトランジスタ回路３は、ソースホ
ロワ回路３１および３２を２段直列接続した回路で構成
される。ソースホロワ回路３１はエンハンスメント型Ｍ
ＯＳトランジスタ３１ａとデプレッション型ＭＯＳトラ
ンジスタ３１ｂとの直列接続から成り、ソースホロワ回
路３２は同様にエンハンスメント型ＭＯＳトランジスタ
３２ａとデプレッション型ＭＯＳトランジスタ３２ｂと
の直列接続から成る。上述したキャパシタ１．ＭＯＳト
ランジスタ２．ＭＯＳトランジスタ回路３はＣＯＤの転
送路（図示されていない）とともに同じ半導体基板上に
形成される。
（発明が解決しようとする問題点）
上述したＣＯＤの出力回路には、雑音が多りＳ−／Ｎ比
が低下するという問題点がある。ｍｓ源となるのは、第
６図のリセットゲートを溝底するＭＯＳトランジスタ２
と、ソースホロワ回路を構成するＭＯＳトランジスタ３
１８〜３２ｂである。
が低下するという問題点がある。ｍｓ源となるのは、第
６図のリセットゲートを溝底するＭＯＳトランジスタ２
と、ソースホロワ回路を構成するＭＯＳトランジスタ３
１８〜３２ｂである。
トランジスタ２は熱雑音によるリセットノイズを発生し
、トランジスタ３１８〜３２ｂは周波数ｆに反比例して
ノイズゲインが増加するいわゆる１／ｆノイズを発生す
る。このようなノイズは信号に混入してＳ／Ｎ比を低下
させるため、特に信号電荷ｍの小さい固体ａ像装置等で
は大きな問題となっていた。
、トランジスタ３１８〜３２ｂは周波数ｆに反比例して
ノイズゲインが増加するいわゆる１／ｆノイズを発生す
る。このようなノイズは信号に混入してＳ／Ｎ比を低下
させるため、特に信号電荷ｍの小さい固体ａ像装置等で
は大きな問題となっていた。
このようなＳ／Ｎ比低下の問題に対処するため、従来第
７図に示すような出力回路が提案されている。この回路
は第６図に示す回路に更にＭＯＳトランジスタ４．５お
よび電源６を付加したものである。電源６、トランジス
タ４、キャパシタ１は直列に接続され、トランジスタ４
のゲートは端子ａからの電荷で制御される。この電荷は
端子９に排出信号を加えることにより、トランジスタ５
を介して端子りから排出される。、端子ａまで転送され
てきた信号電荷はトランジスタ４で増幅され、キャパシ
タ１に蓄積される。信号検出は、このようにしてキャパ
シタ１に蓄積された増幅電荷に基づいて行われるため、
第６図の回路に比べＳ／Ｎ比が向上する。
７図に示すような出力回路が提案されている。この回路
は第６図に示す回路に更にＭＯＳトランジスタ４．５お
よび電源６を付加したものである。電源６、トランジス
タ４、キャパシタ１は直列に接続され、トランジスタ４
のゲートは端子ａからの電荷で制御される。この電荷は
端子９に排出信号を加えることにより、トランジスタ５
を介して端子りから排出される。、端子ａまで転送され
てきた信号電荷はトランジスタ４で増幅され、キャパシ
タ１に蓄積される。信号検出は、このようにしてキャパ
シタ１に蓄積された増幅電荷に基づいて行われるため、
第６図の回路に比べＳ／Ｎ比が向上する。
しかしながら、この第７図の回路にも、次のような問題
がある。
がある。
■ リセットゲートとしてトランジスタ５が新たに設け
られ、このトランジスタ５の発生するリセットノイズは
低減できない。
られ、このトランジスタ５の発生するリセットノイズは
低減できない。
■ 増幅用のＭＯＳトランジスタ４の雑音も大きい。
■ 増幅用のＭＯＳトランジスタ５を介して電荷検出を
行うため、動作速度が遅くなり、ｚ１速性が要求される
エリアセンサ等には適用できない。
行うため、動作速度が遅くなり、ｚ１速性が要求される
エリアセンサ等には適用できない。
そこで本発明は、動作の高速性を確保しつつ、Ｓ／Ｎ比
の向上を図ることができるＣＯＤの出力回路を提供する
ことを目的とする。
の向上を図ることができるＣＯＤの出力回路を提供する
ことを目的とする。
（問題点を解決するための手段）
本発明は、半導体基板上に形成された電荷転送路を通っ
て転送された信号電荷を検出し、この信＠電荷示に対応
した電流を出力する電荷結合装置の出力回路において、 信号電荷をベース入力とし、この入力した信号電荷に対
応した電流または電圧を出力するバイポーラトランジス
タと、このバイポーラトランジスタの出力によって充電
されるキャパシタと、このキャパシタの両端子電圧に対
応する電流を出力するＭＯＳトランジスタ回路と、キャ
パシタを放電する排出ゲートと、をずべて半導体基板上
に形成し、動作の高速性を確保しつつ、Ｓ／Ｎ比の向上
を図ったものである。
て転送された信号電荷を検出し、この信＠電荷示に対応
した電流を出力する電荷結合装置の出力回路において、 信号電荷をベース入力とし、この入力した信号電荷に対
応した電流または電圧を出力するバイポーラトランジス
タと、このバイポーラトランジスタの出力によって充電
されるキャパシタと、このキャパシタの両端子電圧に対
応する電流を出力するＭＯＳトランジスタ回路と、キャ
パシタを放電する排出ゲートと、をずべて半導体基板上
に形成し、動作の高速性を確保しつつ、Ｓ／Ｎ比の向上
を図ったものである。
（作 用）
転送されてきた信号電荷は、検出用キャパシタに蓄積さ
れる前にバイポーラトランジスタで増幅される。バイポ
ーラトランジスタはＭＯＳトランジスタに比べ、雑名発
生が少ないため、低雑音の増幅が可能である。また、バ
イポーラトランジスタは高速性の点でもメリットが得ら
れる。なお、ＭＯＳトランジスタとバイポーラトランジ
スタとを同一半導体基板上に形成する技術も、近年確立
されつつあり、製造工程における問題も克服されている
。
れる前にバイポーラトランジスタで増幅される。バイポ
ーラトランジスタはＭＯＳトランジスタに比べ、雑名発
生が少ないため、低雑音の増幅が可能である。また、バ
イポーラトランジスタは高速性の点でもメリットが得ら
れる。なお、ＭＯＳトランジスタとバイポーラトランジ
スタとを同一半導体基板上に形成する技術も、近年確立
されつつあり、製造工程における問題も克服されている
。
（実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明に係るＣＯＤの出力回路の一実施例の回路図
である。ここで第６図に示す従来の出力回路と同一構成
要素については同一符号を付し説明を省略する。第６図
に示す回路との相違点は、キャパシタ１の前にバイポー
ラトランジスタ７と電源８とが付加された点である。ト
ランジスタ７はエミッタ接地型として用いられており、
端子ａからの信号電荷がベースに与えられ、コレクタか
らはこの信号電荷に対応した電流が出力される。即ち、
トランジスタ７によって電流増幅が行われたことになり
、この増幅’Ｉｉ流によってキャパシタ１に電荷が蓄積
される。以後の動作は従来の出力回路と同様である。な
お、キャパシタ１は実際には奇生容ａを利用して形成す
ることがＣきる。
図は本発明に係るＣＯＤの出力回路の一実施例の回路図
である。ここで第６図に示す従来の出力回路と同一構成
要素については同一符号を付し説明を省略する。第６図
に示す回路との相違点は、キャパシタ１の前にバイポー
ラトランジスタ７と電源８とが付加された点である。ト
ランジスタ７はエミッタ接地型として用いられており、
端子ａからの信号電荷がベースに与えられ、コレクタか
らはこの信号電荷に対応した電流が出力される。即ち、
トランジスタ７によって電流増幅が行われたことになり
、この増幅’Ｉｉ流によってキャパシタ１に電荷が蓄積
される。以後の動作は従来の出力回路と同様である。な
お、キャパシタ１は実際には奇生容ａを利用して形成す
ることがＣきる。
このようにバイポーラトランジスタ７によって信号電荷
の増幅を行うようにしたため、次のような利点が得られ
る。
の増幅を行うようにしたため、次のような利点が得られ
る。
■ バイポーラトランジスタであるため、増幅前におけ
るリセットゲート（第７図の回路トランジスタ５に相当
するもの）が不要となり、このリセットゲートで発生す
る雑音がなくなる。
るリセットゲート（第７図の回路トランジスタ５に相当
するもの）が不要となり、このリセットゲートで発生す
る雑音がなくなる。
■ バイポーラトランジスタはＭＯＳトランジスタに比
べて雑音が非常に少ないため、増幅時の雑音混入が少な
くなる。
べて雑音が非常に少ないため、増幅時の雑音混入が少な
くなる。
■ バイポーラトランジスタはＭＯＳトランジスタに比
べて動作速度が速いため、高速性が確保できる。
べて動作速度が速いため、高速性が確保できる。
以上のように第１図に示す出力回路では、高速性を確保
しつつＳ／Ｎ比の向上が図れる。なおリセットゲートと
してのトランジスタ２の発生する雑音は、信号増幅後に
重畳されるため、問題は生しない。
しつつＳ／Ｎ比の向上が図れる。なおリセットゲートと
してのトランジスタ２の発生する雑音は、信号増幅後に
重畳されるため、問題は生しない。
第２図は本発明の別な実施例の回路図である。
第１図の回路ではバイポーラトランジスタ７はエミッタ
接地型として用いられているが、この回路ではコレクタ
接地型として用いられている。ここでキャパシタ９はＣ
ＯＤの転送路の最終段の容量（フローティングジャンク
ション宿借）を表わしたちのである。ここでトランジス
タ７の電流増幅率をβとすれば、端子ａ側の信号電荷か
らみたキャパシタ１のみかけの容量はＣ１／βとなるか
ら、信号電荷を蓄積する容量はＣ０＋Ｃ１／βとなる。
接地型として用いられているが、この回路ではコレクタ
接地型として用いられている。ここでキャパシタ９はＣ
ＯＤの転送路の最終段の容量（フローティングジャンク
ション宿借）を表わしたちのである。ここでトランジス
タ７の電流増幅率をβとすれば、端子ａ側の信号電荷か
らみたキャパシタ１のみかけの容量はＣ１／βとなるか
ら、信号電荷を蓄積する容量はＣ０＋Ｃ１／βとなる。
β〉〉１とすればＣ十Ｃ１／β→Ｃｏとなるから、結局
トランジスタ７によって信号電圧は（Ｃｏ＋Ｃ’）／Ｇ
ｏ倍に増幅されたこととになる。
トランジスタ７によって信号電圧は（Ｃｏ＋Ｃ’）／Ｇ
ｏ倍に増幅されたこととになる。
第３図は第２図に示す回路の一部を半導体基板上に形成
した構造図である。ｐ型半導体基板１０上にｎ型の埋込
みチャネル１１１１が形成され、この上に絶縁膜を介し
て転送電極１２が配設されている。信号電荷はチャネル
層１１内を図の右方から左方に転送される。この転送路
の最終段１１ａの表面にはｐ型不純物層１３が形成され
ている。
した構造図である。ｐ型半導体基板１０上にｎ型の埋込
みチャネル１１１１が形成され、この上に絶縁膜を介し
て転送電極１２が配設されている。信号電荷はチャネル
層１１内を図の右方から左方に転送される。この転送路
の最終段１１ａの表面にはｐ型不純物層１３が形成され
ている。
ここで、半導体基板１０をコレクタ、最終段１１ａをベ
ース、不純物層１３をエミッタとするバイポーラトラン
ジスタ７が形成されたことになる。なおベースとなる部
分は、図の破線で示すように新たにｎ型不純物層１１ｂ
を設けるようにしてもよい。
ース、不純物層１３をエミッタとするバイポーラトラン
ジスタ７が形成されたことになる。なおベースとなる部
分は、図の破線で示すように新たにｎ型不純物層１１ｂ
を設けるようにしてもよい。
第４図は本発明の更に別な一実施例の回路図である。こ
の回路は第１図に示す回路におけるバイポーラトランジ
スタによる増幅段を２段設けたもので、バイポーラトラ
ンジスタ７と７′および電源８と８′が付加されている
。このように増幅段２段を設けることにより、増幅率を
人ぎくとることができ、Ｓ／Ｎ比を一層向上させること
ができる。また、第５図に示すように抵抗１４を用い、
増幅段の出力を電圧値として端子ｉに与えることもでき
る。
の回路は第１図に示す回路におけるバイポーラトランジ
スタによる増幅段を２段設けたもので、バイポーラトラ
ンジスタ７と７′および電源８と８′が付加されている
。このように増幅段２段を設けることにより、増幅率を
人ぎくとることができ、Ｓ／Ｎ比を一層向上させること
ができる。また、第５図に示すように抵抗１４を用い、
増幅段の出力を電圧値として端子ｉに与えることもでき
る。
なお、上述の実施例では、バイポーラトランジスタとし
てｐｎｐ型のものを用いる例について説明したが、ｎｐ
ｎ型のものを用いても同様に本発明を実施できる。
てｐｎｐ型のものを用いる例について説明したが、ｎｐ
ｎ型のものを用いても同様に本発明を実施できる。
異常のとおり本発明によれば、電荷結合装置の出力回路
において、転送されてきた信号電荷をベース入力とし、
この入力した信号電荷に対応した電流または電圧を出力
するバイポーラトランジスタを設け、信号を則幅してか
ら検出用キャパシタに与えるようにしたため、動作の高
速性を確保しつつ、Ｓ／Ｎ比の向上を図ることができる
。
において、転送されてきた信号電荷をベース入力とし、
この入力した信号電荷に対応した電流または電圧を出力
するバイポーラトランジスタを設け、信号を則幅してか
ら検出用キャパシタに与えるようにしたため、動作の高
速性を確保しつつ、Ｓ／Ｎ比の向上を図ることができる
。
第１図は本発明の一実施例に係る出力回路の回路図、第
２図は本発明の別な一実施例に係る出力回路の回路図、
第３図は第２図に示す回路の一部分を半導体基板上に形
成した一例を示す構成図、第４図は本発明の更に別な一
実施例に係る出力回路の回路図、第５図は第４図に示す
回路の変形例の回路図、第６図および第７図は従来の出
力回路の一例を示す回路図である。 １・・・キャパシタ、２・・・ＭＯＳトランジスタ、３
・・・ＭＯＳトランジスタ回路、３１・・・第１段目の
ソースホロワ回路、３１ａ・・・エンハンスメント型Ｍ
゛ＯＳトランジスタ、３１ｂ・・・デプレッション型Ｍ
ＯＳトランジスタ、３２・・・第２段目のソースホロワ
回路、３２ａ・・・エンハンスメント型ＭＯ３ｔ−ラン
ジスタ、３２ｂ・・・デプレッション型ＭＯＳトランジ
スタ、４．５・・・ＭＯＳトランジスタ、６・・・電源
、７．７′・・・バイポーラトランジスタ、８゜８′・
・・電源、９・・・キャパシタ、１０・・・ｐ型半専体
基板、１１・・・ｎ型チャネル層、１２・・・転送電極
、１３・・・ｐ型不純物層、１４・・・抵抗。 出願人代理人 佐 藤 −ｎｔ 立 ち １ 図 五 も ２ 図 ＋２ 色３ ｚ ５４ 口 も５ 図 ５６ 図 も７ 閉
２図は本発明の別な一実施例に係る出力回路の回路図、
第３図は第２図に示す回路の一部分を半導体基板上に形
成した一例を示す構成図、第４図は本発明の更に別な一
実施例に係る出力回路の回路図、第５図は第４図に示す
回路の変形例の回路図、第６図および第７図は従来の出
力回路の一例を示す回路図である。 １・・・キャパシタ、２・・・ＭＯＳトランジスタ、３
・・・ＭＯＳトランジスタ回路、３１・・・第１段目の
ソースホロワ回路、３１ａ・・・エンハンスメント型Ｍ
゛ＯＳトランジスタ、３１ｂ・・・デプレッション型Ｍ
ＯＳトランジスタ、３２・・・第２段目のソースホロワ
回路、３２ａ・・・エンハンスメント型ＭＯ３ｔ−ラン
ジスタ、３２ｂ・・・デプレッション型ＭＯＳトランジ
スタ、４．５・・・ＭＯＳトランジスタ、６・・・電源
、７．７′・・・バイポーラトランジスタ、８゜８′・
・・電源、９・・・キャパシタ、１０・・・ｐ型半専体
基板、１１・・・ｎ型チャネル層、１２・・・転送電極
、１３・・・ｐ型不純物層、１４・・・抵抗。 出願人代理人 佐 藤 −ｎｔ 立 ち １ 図 五 も ２ 図 ＋２ 色３ ｚ ５４ 口 も５ 図 ５６ 図 も７ 閉
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された電荷転送路を通って転送
された信号電荷を検出し、この信号電荷量に対応した電
流を出力する電荷結合装置の出力回路であって、 前記信号電荷をベース入力とし、この入力した信号電荷
に対応した電流または電圧を出力するバイポーラトラン
ジスタと、このバイポーラトランジスタの出力によって
充電されるキャパシタと、このキャパシタの両端子電圧
に対応する電流を出力するＭＯＳトランジスタ回路と、
前記キャパシタを放電する排出ゲートと、をすべて前記
半導体基板上に形成したことを特徴とする電荷結合装置
の出力回路。 ２、電荷転送路が半導体基板上の不純物拡散層から成り
、この不純物拡散層の一部がバイポーラトランジスタの
ベースを形成することを特徴とする特許請求の範囲第１
項記載の電荷結合装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143598A JPS63160A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143598A JPS63160A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160A true JPS63160A (ja) | 1988-01-05 |
Family
ID=15342444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143598A Pending JPS63160A (ja) | 1986-06-19 | 1986-06-19 | 電荷結合装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685230A (ja) * | 1990-12-11 | 1994-03-25 | Samsung Electron Co Ltd | 固体撮像素子 |
| JPH0714998A (ja) * | 1990-12-11 | 1995-01-17 | Samsung Electron Co Ltd | 固体映像装置の出力端 |
-
1986
- 1986-06-19 JP JP61143598A patent/JPS63160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685230A (ja) * | 1990-12-11 | 1994-03-25 | Samsung Electron Co Ltd | 固体撮像素子 |
| JPH0714998A (ja) * | 1990-12-11 | 1995-01-17 | Samsung Electron Co Ltd | 固体映像装置の出力端 |
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