JPS63164363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63164363A JPS63164363A JP61312008A JP31200886A JPS63164363A JP S63164363 A JPS63164363 A JP S63164363A JP 61312008 A JP61312008 A JP 61312008A JP 31200886 A JP31200886 A JP 31200886A JP S63164363 A JPS63164363 A JP S63164363A
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- Japan
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- poly
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高密度・高速化を図ったバイ
ポーラ半導体装置の製造方法に関するものである。
ポーラ半導体装置の製造方法に関するものである。
従来の技術
近年、半導体装置はますます高密度・高速化の要求が高
まり、それを実現するためフォトリソグラフィによるマ
スク合せを用いないセルファライン（自己整合）技術の
研究が活発に行われている。
まり、それを実現するためフォトリソグラフィによるマ
スク合せを用いないセルファライン（自己整合）技術の
研究が活発に行われている。
特に、バイポーラ半導体装置においてはセルファライン
技術を用いてベース抵抗ｒｂｂｌヲ小さくすることがよ
く検討されている。第２図にセルファライン技術を用い
てベース抵抗ｒｂｂ’ を小さくしたトランジスタの
一例を示す〔例えば、タクＨ，ニン他”セルフ−アライ
ンド バイポーラ トランジスターズ フォー ハイ−
パフォーマンス アンドローバ’７−ｆイレイ ＶＬＳ
Ｉ（ＴＡＫＨ。
技術を用いてベース抵抗ｒｂｂｌヲ小さくすることがよ
く検討されている。第２図にセルファライン技術を用い
てベース抵抗ｒｂｂ’ を小さくしたトランジスタの
一例を示す〔例えば、タクＨ，ニン他”セルフ−アライ
ンド バイポーラ トランジスターズ フォー ハイ−
パフォーマンス アンドローバ’７−ｆイレイ ＶＬＳ
Ｉ（ＴＡＫＨ。
Ｎ Ｉ Ｎ Ｇ ｅｔ ａ、１． ” ５ｅｌｆ −
Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒτｒａｎｓｉｓｔｏ
ｒｓ ｆ’ｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ
ａｎｄＬｏｗ−Ｐｏｗｅｒ −Ｄｅｌａｙ Ｖ Ｌ Ｓ
Ｉ”）アイ イイイ トランスエレクトロン デハ
イシズ（Ｉ ＫＫＩＣＴｒａｎｓ。
Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒτｒａｎｓｉｓｔｏ
ｒｓ ｆ’ｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ
ａｎｄＬｏｗ−Ｐｏｗｅｒ −Ｄｅｌａｙ Ｖ Ｌ Ｓ
Ｉ”）アイ イイイ トランスエレクトロン デハ
イシズ（Ｉ ＫＫＩＣＴｒａｎｓ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ） Ｍｏ１． Ｉ
ＥＤ−２８４９Ｓｅｐｔｅｍｂｅｒ １ｅ８１ＰＰ １
０１ｏ 〜１０１３ ）。
ＥＤ−２８４９Ｓｅｐｔｅｍｂｅｒ １ｅ８１ＰＰ １
０１ｏ 〜１０１３ ）。
第２図において、２１に例えばｎ型（１１１）半導体基
板でコレクタを形成している。２２は酸化膜、２３［ｐ
Ｏ１７Ｓｉ、 ２４／ａ、酸化膜、２５は高濃度外部ベ
ース、２６は低濃度内部ベース、２７に高濃度ｎ 領域
でエミッタを形成している。ベース抵抗ｒｂｂ’を小さ
くするため高濃度外部ベースをエミッタ端部からセルフ
ァライン技術で形成している。
板でコレクタを形成している。２２は酸化膜、２３［ｐ
Ｏ１７Ｓｉ、 ２４／ａ、酸化膜、２５は高濃度外部ベ
ース、２６は低濃度内部ベース、２７に高濃度ｎ 領域
でエミッタを形成している。ベース抵抗ｒｂｂ’を小さ
くするため高濃度外部ベースをエミッタ端部からセルフ
ァライン技術で形成している。
発明が解決しようとする問題点
第２図に示すような従来技術では、セルファライン技術
を用いてベース抵抗は小さくなるように工夫されている
。しかし、高濃度外部ベースはｐｏｌｙ Ｓｉから拡散
されているので、酸化膜で囲まれた領域全体に形成され
てしまう。それ故、ベース面積は大きくなりベース・コ
レクタ間容量も大きくなってしまう。バイボーラトラン
ジスタテハペース抵抗及びベース・コレクタ間容量が素
子のスピードに最も影響を及ぼすので超高速のデバイス
を作るにはベース抵抗、ベース・コレクタ間容量の両方
を小さくする必要がある。
を用いてベース抵抗は小さくなるように工夫されている
。しかし、高濃度外部ベースはｐｏｌｙ Ｓｉから拡散
されているので、酸化膜で囲まれた領域全体に形成され
てしまう。それ故、ベース面積は大きくなりベース・コ
レクタ間容量も大きくなってしまう。バイボーラトラン
ジスタテハペース抵抗及びベース・コレクタ間容量が素
子のスピードに最も影響を及ぼすので超高速のデバイス
を作るにはベース抵抗、ベース・コレクタ間容量の両方
を小さくする必要がある。
そこで、本発明はかかる点に鑑みてなされたもので、セ
ルファライン技術を用いてベース抵抗及びベース・コレ
クタ間容量を共に小さくして、高密度・高速化を図った
半導体装置の製造方法を提供することを目的とするもの
である。
ルファライン技術を用いてベース抵抗及びベース・コレ
クタ間容量を共に小さくして、高密度・高速化を図った
半導体装置の製造方法を提供することを目的とするもの
である。
問題点を解決するための手段
この問題点を解決するために本発明に、一方導電型半導
体基板上に第１の絶縁膜、第１の導電性物質、第２の絶
縁膜を形成する工程と、前記第２の絶縁膜及び第１の導
電性物質の所定領域をエツチングして第１の開口部を形
成する工程と、前記第１の導電性物質をマスクとして前
記第１の絶縁膜をエツチングして、前記第１の導電性物
質端部より内側に第２の開口部を形成する工程と、前記
第１及び第２の開口部を含むよう全面に第２の導電性物
質を形成し、前記第２の開口部内に形成された第２の導
電性物質のみを残すよう前記第２の導電性物質を酸化し
て第３のＰ３Ｒ膜を形成する工程と、前記第２の絶縁膜
、第１の導電性物質及び前記第２の開口部内に形成され
た第２の導電性物質の側面にのみ前記第３の絶縁膜を残
す工程と、前記第３の絶縁膜で囲まれた領域に他方導電
型半導体領域及び一方導電型半導体領域を形成する工程
とを備えたものである。
体基板上に第１の絶縁膜、第１の導電性物質、第２の絶
縁膜を形成する工程と、前記第２の絶縁膜及び第１の導
電性物質の所定領域をエツチングして第１の開口部を形
成する工程と、前記第１の導電性物質をマスクとして前
記第１の絶縁膜をエツチングして、前記第１の導電性物
質端部より内側に第２の開口部を形成する工程と、前記
第１及び第２の開口部を含むよう全面に第２の導電性物
質を形成し、前記第２の開口部内に形成された第２の導
電性物質のみを残すよう前記第２の導電性物質を酸化し
て第３のＰ３Ｒ膜を形成する工程と、前記第２の絶縁膜
、第１の導電性物質及び前記第２の開口部内に形成され
た第２の導電性物質の側面にのみ前記第３の絶縁膜を残
す工程と、前記第３の絶縁膜で囲まれた領域に他方導電
型半導体領域及び一方導電型半導体領域を形成する工程
とを備えたものである。
作用
本発明はこの構成によシ、コレクタ領域上に酸化膜、ポ
リシリコン（ｐｏｌｙ Ｓｉ ） 、酸化膜の３層構造
にして、コレクタ上の酸化膜をサイドエツチングした領
域にのみセルフ１ライン技術を用いてｐｏｌｙ Ｓｉを
残し、更にサイドウオールとして酸化膜を形成すること
ができる。それ故、１回のマスク合せて高濃度外部ベー
ス、低濃度内部ベース及びエミッタを各々形成して、ベ
ース抵抗及びベース・コレクタ間容量の非常に小さいバ
イポーラトランジスタを作ることを可能とし、高密度で
高速なデバイスを実現できるものである。
リシリコン（ｐｏｌｙ Ｓｉ ） 、酸化膜の３層構造
にして、コレクタ上の酸化膜をサイドエツチングした領
域にのみセルフ１ライン技術を用いてｐｏｌｙ Ｓｉを
残し、更にサイドウオールとして酸化膜を形成すること
ができる。それ故、１回のマスク合せて高濃度外部ベー
ス、低濃度内部ベース及びエミッタを各々形成して、ベ
ース抵抗及びベース・コレクタ間容量の非常に小さいバ
イポーラトランジスタを作ることを可能とし、高密度で
高速なデバイスを実現できるものである。
実施例
以下筒１因ム〜ｙとともに本発明の一実施例にかかるバ
イポーラトランジスタの製造方法を示す。
イポーラトランジスタの製造方法を示す。
第１図ムにおいて、１は例えばｎ型（１１１）半導体基
板でコレクタを形成しており、２は分離用の酸化膜であ
る。ここまでは通常の方法で形成されており、分離の方
法もｐｎ接合分離法、絶縁分離法どちらでも特に構わな
い。３は熱酸化膜で２５００人形成している。４にｐ
ドープトｐｏｌｙ Ｓｉあるいハノンドープトｐｏｌｙ
ＳｉにＢ をイオン注入したもので、３０００人形成
している。
板でコレクタを形成しており、２は分離用の酸化膜であ
る。ここまでは通常の方法で形成されており、分離の方
法もｐｎ接合分離法、絶縁分離法どちらでも特に構わな
い。３は熱酸化膜で２５００人形成している。４にｐ
ドープトｐｏｌｙ Ｓｉあるいハノンドープトｐｏｌｙ
ＳｉにＢ をイオン注入したもので、３０００人形成
している。
ｓ ｌｊ、 ＯＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）法で形成された３００ｏ
人の酸化膜である。この酸化膜５はｐ ドープトｐｏｌ
ｙ Ｓｉ ４を熱酸化しても別に構わない。６Ｉａ、フ
ォトレジスト膜で１．２μｍ形成している。このフォト
レジスト膜６をマスクとして酸化膜６をＲＩ Ｋ （Ｒ
ａａｏｔｉｖｅ Ｉｏｎ ＩＣｔｃｈｉｎｇ ）のよう
な異方性の強いドライエツチング法でエツチングする。
ｒ Ｄｅｐｏｓｉｔｉｏｎ ）法で形成された３００ｏ
人の酸化膜である。この酸化膜５はｐ ドープトｐｏｌ
ｙ Ｓｉ ４を熱酸化しても別に構わない。６Ｉａ、フ
ォトレジスト膜で１．２μｍ形成している。このフォト
レジスト膜６をマスクとして酸化膜６をＲＩ Ｋ （Ｒ
ａａｏｔｉｖｅ Ｉｏｎ ＩＣｔｃｈｉｎｇ ）のよう
な異方性の強いドライエツチング法でエツチングする。
次に、ｐ ドープトｐｏｌｙ Ｓｉ ａを等方性のドラ
イエツチング法あるいはウェットエツチング法でエツチ
ングして開口部７を形成する。このとき、ｐ ドープト
ｐｏｌｙ ５ｉ４ｔ４酸化膜６よシ０．２〜０．４μｍ
サイドエツチングしておく。更に、ウェットエツチング
法で熱酸化膜３をエツチングする。このウェットエツチ
ングで酸化膜３Ｕｐドープ） ｐｏｌｙ Ｓｉ ４より
０．２〜０．４ μｍ サイドエツチングされて開口
部８を形成する。この時、同時に酸化膜５も０．２〜０
．４μｍサイドエツチングされるので、酸化膜５とｐ
ドープ） ｐＯＩＹ Ｓｉ ４の端部ばほぼ同じになる
。本発明はこの開口部８を０・２〜０・４μｍ形成して
おくことに特徴がある。
イエツチング法あるいはウェットエツチング法でエツチ
ングして開口部７を形成する。このとき、ｐ ドープト
ｐｏｌｙ ５ｉ４ｔ４酸化膜６よシ０．２〜０．４μｍ
サイドエツチングしておく。更に、ウェットエツチング
法で熱酸化膜３をエツチングする。このウェットエツチ
ングで酸化膜３Ｕｐドープ） ｐｏｌｙ Ｓｉ ４より
０．２〜０．４ μｍ サイドエツチングされて開口
部８を形成する。この時、同時に酸化膜５も０．２〜０
．４μｍサイドエツチングされるので、酸化膜５とｐ
ドープ） ｐＯＩＹ Ｓｉ ４の端部ばほぼ同じになる
。本発明はこの開口部８を０・２〜０・４μｍ形成して
おくことに特徴がある。
その後、全面にｐ ドープトｐｏｌｙ Ｓｉ ９を１５
００〜２０００人形成する。このｐ ドープトｐｏｌｙ
ＳｉｓＨノンドープトｐｏｌｙ ＳｉにＢ をイオン注
入して形成しても特に構わない。ｐ ドープトｐｏｌｙ
Ｓｉ ９１ｄステツプカバレージが非常に良く、酸化
膜３をサイドエツチングして形成した開口部８にも完全
に埋まった状態になる（第１図Ｂ）。
００〜２０００人形成する。このｐ ドープトｐｏｌｙ
ＳｉｓＨノンドープトｐｏｌｙ ＳｉにＢ をイオン注
入して形成しても特に構わない。ｐ ドープトｐｏｌｙ
Ｓｉ ９１ｄステツプカバレージが非常に良く、酸化
膜３をサイドエツチングして形成した開口部８にも完全
に埋まった状態になる（第１図Ｂ）。
第１図Ｃにおいては、ｐ ドープト四ｌｙ Ｓｉ ９を
完全に酸化して酸化膜１ｏを３０００〜４０００人形成
する。ｐ ドープ） ｐｏｌｙ ５ｉ ９は完全に酸化
膜１ｏになるが、酸化膜３をサイドエツチングして形成
した開口部８に形成されたｐ ドープトｐｏｌｙ ｓｉ
ｓ ’はそのまま酸化されないで残ることになり、ｐ
ドープトｐｏｌｙ Ｓｉ ４とｐ ドープトｐｏｌｙ
Ｓｉ ９ ’でコレクタ領域とつながる。このときの
酸化で同時にｐ ドープトｐｏｌｙ Ｓｉ ４． ｓ’
からＢ が拡散されて高濃度外部ベース１１を形成する
。
完全に酸化して酸化膜１ｏを３０００〜４０００人形成
する。ｐ ドープ） ｐｏｌｙ ５ｉ ９は完全に酸化
膜１ｏになるが、酸化膜３をサイドエツチングして形成
した開口部８に形成されたｐ ドープトｐｏｌｙ ｓｉ
ｓ ’はそのまま酸化されないで残ることになり、ｐ
ドープトｐｏｌｙ Ｓｉ ４とｐ ドープトｐｏｌｙ
Ｓｉ ９ ’でコレクタ領域とつながる。このときの
酸化で同時にｐ ドープトｐｏｌｙ Ｓｉ ４． ｓ’
からＢ が拡散されて高濃度外部ベース１１を形成する
。
その後、Ｒ工にのような異方性の強いドライエツチング
法で酸化膜１ｏをエツチングする。異方性の強いエツチ
ングなので垂直方向にのみエツチングされ、ｎ型半導体
基板１上及び酸化膜５上の酸化膜１０にエツチングされ
るが、酸化膜６．ｐ＋ドープトｐｏｌｙ Ｓｉ ４及び
ｐ ドープ） ｐｏｌｙ Ｓｉ ｃｌの側面の酸化膜
１０’のみがサイドウオールとして自己整合的に残る。
法で酸化膜１ｏをエツチングする。異方性の強いエツチ
ングなので垂直方向にのみエツチングされ、ｎ型半導体
基板１上及び酸化膜５上の酸化膜１０にエツチングされ
るが、酸化膜６．ｐ＋ドープトｐｏｌｙ Ｓｉ ４及び
ｐ ドープ） ｐｏｌｙ Ｓｉ ｃｌの側面の酸化膜
１０’のみがサイドウオールとして自己整合的に残る。
この状態で高濃度外部ベース１１ｉｊｐ ドープトｐ
ｏｌｙ Ｓｉ ９’ 、 ４でツナカリ、酸化膜３ 、
５ 、１０’ で絶縁されることになる（第１図Ｄ）。
ｏｌｙ Ｓｉ ９’ 、 ４でツナカリ、酸化膜３ 、
５ 、１０’ で絶縁されることになる（第１図Ｄ）。
第１図Ｅにおいては、酸化膜１０’で囲まれた領域（エ
ミッタとなる領域）にｐｏｌｙ Ｓｉ １２ ｔ−３０
００人形成している。そして、ｐｏｌｙ Ｓｉ １２上
にＢ をイオン注入し、拡散により低濃度内部ベース１
３を０．２μｍの深さに形成する。更に、ｐｏｌｙ Ｓ
ｉ １２上にムＳをイオン注入し、拡散によりエミッタ
１４を０．１μｍの深さに形成する。
ミッタとなる領域）にｐｏｌｙ Ｓｉ １２ ｔ−３０
００人形成している。そして、ｐｏｌｙ Ｓｉ １２上
にＢ をイオン注入し、拡散により低濃度内部ベース１
３を０．２μｍの深さに形成する。更に、ｐｏｌｙ Ｓ
ｉ １２上にムＳをイオン注入し、拡散によりエミッタ
１４を０．１μｍの深さに形成する。
ｐｏｌｙ Ｓｉ １２を拡散源として低濃度内部ベース
１３゜エミッタ１４を形成しているので非常に浅い接合
を形成することができる。ｐｏｌｙ Ｓｉ １２を形成
する前に低濃度内部ベース１３を形成しても特に構わな
い。
１３゜エミッタ１４を形成しているので非常に浅い接合
を形成することができる。ｐｏｌｙ Ｓｉ １２を形成
する前に低濃度内部ベース１３を形成しても特に構わな
い。
その後、酸化膜Ｓ上にベース・コンタクｔｆ開口して、
ムｌ電橿配線１６を形成してバイポーラトランジスタが
完成する（第１図Ｆ）。
ムｌ電橿配線１６を形成してバイポーラトランジスタが
完成する（第１図Ｆ）。
このように、コレクタ領域上に酸化膜＃ ｐｏｌｙＳ土
、酸化膜の３層構造にして、コレクタ上の酸化膜をサイ
ドエツチングした領域にのみセルフ１ライン技術を用い
てｐｏｌｙ Ｓｉを残し、更にサイドウオールとして酸
化膜を形成することができる。それ故、１回のマスク合
せて高濃度外部ベース、低濃度内部ベース、エミッタを
非常に隣接して形成することができ、ベース抵抗及びベ
ース・コレクタ間容量を非常に小さくすることが可能と
なり、非常に高密度で高速なバイポーラトランジスタを
作ることができる。
、酸化膜の３層構造にして、コレクタ上の酸化膜をサイ
ドエツチングした領域にのみセルフ１ライン技術を用い
てｐｏｌｙ Ｓｉを残し、更にサイドウオールとして酸
化膜を形成することができる。それ故、１回のマスク合
せて高濃度外部ベース、低濃度内部ベース、エミッタを
非常に隣接して形成することができ、ベース抵抗及びベ
ース・コレクタ間容量を非常に小さくすることが可能と
なり、非常に高密度で高速なバイポーラトランジスタを
作ることができる。
発明の効果
以上述べてきたように本発明にコレクタ領域上に第１の
酸化膜、第１のｐｏｌｙ Ｓｉ 、第２の酸化膜を形成
して３層構造にし、第１の酸化膜に第１のｐｏｌｙ Ｓ
ｉ 、第２の酸化膜に対してサイドエツチングした開口
部を有する構造にする。全面に第２のｐｏｌｙ Ｓｉを
形成するとサイドエツチングした開口部にもこのＰＯＩ
Ｙ ｓｉ ｔＢ影形成れ、第２のｐｏｌｙ Ｓｉを酸化
して第３の酸化膜を形成すると開口部内に形成された第
２のｐｏｌｙ Ｓｉのみが自己整合的に残シ、第１のｐ
ｏｌｙ Ｓｉと第２のｐｏｌｙ Ｓｉでコレクタ領域と
つながる。異方性の強いドライエツチング法で第３の酸
化膜をエツチングすると第２の絶縁膜、第１のｐｏｌｙ
Ｓｉ 、第２のｐｏｌｙ Ｓｉの側面にのみ第３の酸
化膜が自己整合的に残ることになり、ｐｏｌｙ Ｓｉは
酸化膜で絶縁される。それ故、１回のマスク合せて高濃
度外部ペース領域及びベース・コンタクトとエミッタま
での距離はサイドエツチング量、酸化膜の膜厚で各々決
めることができ、０．２〜０．４μｍのサブミクロンの
寸法で加工することが可能となる。したがって、ベース
抵抗及びベース・コレクタ間容量は極力小さくすること
ができ、非常に高密度で高速なバイポーラトランジスタ
を実現することができる。よって、本発明は非常に高密
度で高速化を図った半導体装置の製造方法に大きく寄与
し、また工業的にも非常に価値の高いものである。
酸化膜、第１のｐｏｌｙ Ｓｉ 、第２の酸化膜を形成
して３層構造にし、第１の酸化膜に第１のｐｏｌｙ Ｓ
ｉ 、第２の酸化膜に対してサイドエツチングした開口
部を有する構造にする。全面に第２のｐｏｌｙ Ｓｉを
形成するとサイドエツチングした開口部にもこのＰＯＩ
Ｙ ｓｉ ｔＢ影形成れ、第２のｐｏｌｙ Ｓｉを酸化
して第３の酸化膜を形成すると開口部内に形成された第
２のｐｏｌｙ Ｓｉのみが自己整合的に残シ、第１のｐ
ｏｌｙ Ｓｉと第２のｐｏｌｙ Ｓｉでコレクタ領域と
つながる。異方性の強いドライエツチング法で第３の酸
化膜をエツチングすると第２の絶縁膜、第１のｐｏｌｙ
Ｓｉ 、第２のｐｏｌｙ Ｓｉの側面にのみ第３の酸
化膜が自己整合的に残ることになり、ｐｏｌｙ Ｓｉは
酸化膜で絶縁される。それ故、１回のマスク合せて高濃
度外部ペース領域及びベース・コンタクトとエミッタま
での距離はサイドエツチング量、酸化膜の膜厚で各々決
めることができ、０．２〜０．４μｍのサブミクロンの
寸法で加工することが可能となる。したがって、ベース
抵抗及びベース・コレクタ間容量は極力小さくすること
ができ、非常に高密度で高速なバイポーラトランジスタ
を実現することができる。よって、本発明は非常に高密
度で高速化を図った半導体装置の製造方法に大きく寄与
し、また工業的にも非常に価値の高いものである。
第１図Ａ〜Ｆは本発明の一実施例にかかる半導体装置の
要部製造工程を示す断面図、第２図に従来のバイポーラ
トランジスタの要部構造を、示す断面図である。 ３・・・・・・酸化膜、４・・・・・・ｐ ドープトｐ
ｏｌｙ 、Ｓｉ、６・・・・・・ｃｖｎ法で形成された
酸化膜、７，８・・・・・・開口部、９ ｊ９’−−−
−−−ｐ ドープトｐｏｌｙ Ｓｉ、１０゜１０′・
・・・・・酸化膜、１１・・・・・・高濃度外部ベース
、１２・・・・・・ｐｏｌｙ Ｓｉ、１３・・川・低濃
度内部ベース、１４・・・…エミッタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名７２
−−− Ｐ６ノノＳｉ 享２品
要部製造工程を示す断面図、第２図に従来のバイポーラ
トランジスタの要部構造を、示す断面図である。 ３・・・・・・酸化膜、４・・・・・・ｐ ドープトｐ
ｏｌｙ 、Ｓｉ、６・・・・・・ｃｖｎ法で形成された
酸化膜、７，８・・・・・・開口部、９ ｊ９’−−−
−−−ｐ ドープトｐｏｌｙ Ｓｉ、１０゜１０′・
・・・・・酸化膜、１１・・・・・・高濃度外部ベース
、１２・・・・・・ｐｏｌｙ Ｓｉ、１３・・川・低濃
度内部ベース、１４・・・…エミッタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名７２
−−− Ｐ６ノノＳｉ 享２品
Claims (1)
- 一方導電型半導体基板上に第１の絶縁膜、第１の導電性
物質、第２の絶縁膜を形成する工程と、前記第２の絶縁
膜及び第１の導電性物質の所定領域をエッチングして第
１の開口部を形成する工程と、前記第１の導電性物質を
マスクとして前記第１の絶縁膜をエッチングして、前記
第１の導電性物質端部より内側に第２の開口部を形成す
る工程と、前記第１及び第２の開口部を含むよう全面に
第２の導電性物質を形成し、前記第２の開口部内に形成
された第２の導電性物質のみを残すよう前記第２の導電
性物質を酸化して第３の絶縁膜を形成する工程と、前記
第２の絶縁膜、第１の導電性物質及び前記第２の開口部
内に形成された第２の導電性物質の側面にのみ前記第３
の絶縁膜を残す工程と、前記第３の絶縁膜で囲まれた領
域に他方導電型半導体領域及び一方導電型半導体領域を
形成する工程とを備えてなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312008A JPS63164363A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312008A JPS63164363A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164363A true JPS63164363A (ja) | 1988-07-07 |
Family
ID=18024096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61312008A Pending JPS63164363A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164363A (ja) |
-
1986
- 1986-12-26 JP JP61312008A patent/JPS63164363A/ja active Pending
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