JPH04258151A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04258151A JPH04258151A JP3019592A JP1959291A JPH04258151A JP H04258151 A JPH04258151 A JP H04258151A JP 3019592 A JP3019592 A JP 3019592A JP 1959291 A JP1959291 A JP 1959291A JP H04258151 A JPH04258151 A JP H04258151A
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- JP
- Japan
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- ground
- bus line
- power supply
- circuit
- output buffer
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007257 malfunction Effects 0.000 abstract description 4
- 241000219122 Cucurbita Species 0.000 abstract 1
- 235000009852 Cucurbita pepo Nutrition 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に電源供給線のレイアウトに関する。
特に電源供給線のレイアウトに関する。
【０００２】
【従来の技術】半導体集積回路において、グランドバス
ライン等電源バスラインは、半導体チップ周辺部にレイ
アウトし、一部をボンディングパッドと接続して、ボン
ディング線またはＴＡＢによってパッケージのグランド
と接続するのが一般的である。図３に従来の半導体集積
回路のレイアウトの一例を示す。半導体チップの表面に
電源バスライン１１，一点鎖線に示す下層のバスライン
パッド間接続パタン１２，内部回路への電源電圧供給パ
タン１３及び破線に境界を示す外部バッファへの電源電
圧供給パタン１４を有している。
ライン等電源バスラインは、半導体チップ周辺部にレイ
アウトし、一部をボンディングパッドと接続して、ボン
ディング線またはＴＡＢによってパッケージのグランド
と接続するのが一般的である。図３に従来の半導体集積
回路のレイアウトの一例を示す。半導体チップの表面に
電源バスライン１１，一点鎖線に示す下層のバスライン
パッド間接続パタン１２，内部回路への電源電圧供給パ
タン１３及び破線に境界を示す外部バッファへの電源電
圧供給パタン１４を有している。
【０００３】次に内部回路及び外部バッファが動作して
電源バスライン１１に電流が流れる様子を説明する。Ｉ
１を内部回路に流れる電流、Ｉ２を外部バッファに流れ
る電流及びＲを電源バスライン１１の抵抗値とすると、
電源バスライン１１には（Ｉ１＋Ｉ２）の電流が流れ、
Ｒによって（Ｉ１＋Ｉ２）Ｒの電位差が電源パッド位置
と電流取り出し点Ａ点との間に生じる。
電源バスライン１１に電流が流れる様子を説明する。Ｉ
１を内部回路に流れる電流、Ｉ２を外部バッファに流れ
る電流及びＲを電源バスライン１１の抵抗値とすると、
電源バスライン１１には（Ｉ１＋Ｉ２）の電流が流れ、
Ｒによって（Ｉ１＋Ｉ２）Ｒの電位差が電源パッド位置
と電流取り出し点Ａ点との間に生じる。
【０００４】
【発明が解決しようとする課題】この従来の半導体集積
回路では、複数の回路系への電源電流供給を１つのバス
ラインで行なっているため、バスラインを流れる電流量
が多くなりバスラインの抵抗による電位ドロップに起因
する回路性能の劣化，誤動作、及び出力バッファの出力
レベルがずれてしまう等の欠点があった。
回路では、複数の回路系への電源電流供給を１つのバス
ラインで行なっているため、バスラインを流れる電流量
が多くなりバスラインの抵抗による電位ドロップに起因
する回路性能の劣化，誤動作、及び出力バッファの出力
レベルがずれてしまう等の欠点があった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は複数の回路系用に用意した同一電位の複数の電源バス
ラインと、少なくとも一箇所で該電源バスラインの複数
個を短絡する電源パッド−電源バスライン間接続パタン
と、該電源パッド−電流バスライン間接続パタンに接続
された電源パッドとを有して構成されている。
は複数の回路系用に用意した同一電位の複数の電源バス
ラインと、少なくとも一箇所で該電源バスラインの複数
個を短絡する電源パッド−電源バスライン間接続パタン
と、該電源パッド−電流バスライン間接続パタンに接続
された電源パッドとを有して構成されている。
【０００６】また本発明の半導体集積回路は内部回路セ
ル領域と外部バッファセル領域を有するマスタースライ
ス方式の内部回路用と外部回路用のグランドバスライン
を有して構成されている。
ル領域と外部バッファセル領域を有するマスタースライ
ス方式の内部回路用と外部回路用のグランドバスライン
を有して構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のマスタースライス方式半導
体装置の平面図である。グランド電源パッド１と、一点
鎖線に示す電源パッド−バスライン間接続パタン２と、
スルーホール３によってＥＣＬ出力バッファ用グランド
バスライン４と、内部セル用グランドバスライン５に接
続されている。ＥＣＬ出力バッファグランドバスライン
４は一点鎖線のＥＣＬ出力バッファ内グランドパタン７
に接続され、ＥＣＬ出力バッファの出力エミッタフォロ
ワトランジスタのベースにグランド電流を供給している
。一方、内部セル用グランドバスライン５は、内部セル
用グランド供給パタン８によって内部回路にグランド電
流を供給している。
。図１は本発明の一実施例のマスタースライス方式半導
体装置の平面図である。グランド電源パッド１と、一点
鎖線に示す電源パッド−バスライン間接続パタン２と、
スルーホール３によってＥＣＬ出力バッファ用グランド
バスライン４と、内部セル用グランドバスライン５に接
続されている。ＥＣＬ出力バッファグランドバスライン
４は一点鎖線のＥＣＬ出力バッファ内グランドパタン７
に接続され、ＥＣＬ出力バッファの出力エミッタフォロ
ワトランジスタのベースにグランド電流を供給している
。一方、内部セル用グランドバスライン５は、内部セル
用グランド供給パタン８によって内部回路にグランド電
流を供給している。
【０００８】本実施例はＥＣＬレベル入出力バッファを
有する半導体集積回路を実現した例であるが、図２に概
略の回路構成図を示す。共通グランド７はグランド電源
パッド１に対応しており、ＥＣＬ出力バッファグランド
バスライン４と内部セル用グランドバスラインに接続さ
れており、ＥＣＬ出力バッファ用グランドバスライン４
はＥＣＬ出力回路の出力エミッタフォロワトランジスタ
のベースに抵抗を介して接続されている。出力エミッタ
フォロワトランジスタＱのコレクタは、このトランジス
タ動作時の大電流によるノイズがＥＣＬ出力バッファ用
グランドバスライン４等に影響するのを避けるため、専
用グランドバスライン９に接続している。
有する半導体集積回路を実現した例であるが、図２に概
略の回路構成図を示す。共通グランド７はグランド電源
パッド１に対応しており、ＥＣＬ出力バッファグランド
バスライン４と内部セル用グランドバスラインに接続さ
れており、ＥＣＬ出力バッファ用グランドバスライン４
はＥＣＬ出力回路の出力エミッタフォロワトランジスタ
のベースに抵抗を介して接続されている。出力エミッタ
フォロワトランジスタＱのコレクタは、このトランジス
タ動作時の大電流によるノイズがＥＣＬ出力バッファ用
グランドバスライン４等に影響するのを避けるため、専
用グランドバスライン９に接続している。
【０００９】この時ＥＣＬ出力バッファ用グランドバス
ライン４には専用グランドバスライン９に流れる電流の
電流増幅率分の一の電流しか流れないが、出力レベルに
直接影響するためＥＣＬ出力バッファ用グランドバスラ
イン４の電圧レベルの安定性は極めて重要である。
ライン４には専用グランドバスライン９に流れる電流の
電流増幅率分の一の電流しか流れないが、出力レベルに
直接影響するためＥＣＬ出力バッファ用グランドバスラ
イン４の電圧レベルの安定性は極めて重要である。
【００１０】一方、内部セル用グランドバスライン５に
流れる電流は、内部回路１５の規模動作周波数によって
は極めて大きくなる。ＥＣＬ出力バッファ用グランドバ
スライン４の抵抗値をｒ１，内部セル用グランドバスラ
イン５の抵抗値をｒ２とすると本実施例では、ＥＣＬ出
力バッファ部Ａ点と、グランド電源バッド１との電位差
はｒ２・Ｉ２となり、Ｉ２が前述の様に小さいから、こ
の電位差の値を小さく抑えられる。
流れる電流は、内部回路１５の規模動作周波数によって
は極めて大きくなる。ＥＣＬ出力バッファ用グランドバ
スライン４の抵抗値をｒ１，内部セル用グランドバスラ
イン５の抵抗値をｒ２とすると本実施例では、ＥＣＬ出
力バッファ部Ａ点と、グランド電源バッド１との電位差
はｒ２・Ｉ２となり、Ｉ２が前述の様に小さいから、こ
の電位差の値を小さく抑えられる。
【００１１】一方、内部回路７は、ＥＣＬ出力回路程の
グランド電圧レベルの安定性を要しないから電位差ｒ１
・Ｉ１が多少大きくても問題ない。本実施例で（Ｉ１＋
Ｉ２）の電流が流れる部分は電源パッド−電源バスライ
ン間接続パタン２のみであり、その電流路は非常に短い
のでこの部分の電圧効果は極めて小さい。また、それぞ
れの電源バスライン専用の電源パッドとせず、共用の電
源パッドとしているため、信号ピン数を減少する必要は
ない。
グランド電圧レベルの安定性を要しないから電位差ｒ１
・Ｉ１が多少大きくても問題ない。本実施例で（Ｉ１＋
Ｉ２）の電流が流れる部分は電源パッド−電源バスライ
ン間接続パタン２のみであり、その電流路は非常に短い
のでこの部分の電圧効果は極めて小さい。また、それぞ
れの電源バスライン専用の電源パッドとせず、共用の電
源パッドとしているため、信号ピン数を減少する必要は
ない。
【００１２】
【発明の効果】以上説明したように本発明は、内部回路
と外部バッファ回路等複数の回路系統のグランドバスラ
インを分離して、さらに電源パッド部で短絡する事によ
り、信号ピンを減らさず、しかも電圧効果等による回路
の誤動作等を防ぐ事ができるという効果を有する。
と外部バッファ回路等複数の回路系統のグランドバスラ
インを分離して、さらに電源パッド部で短絡する事によ
り、信号ピンを減らさず、しかも電圧効果等による回路
の誤動作等を防ぐ事ができるという効果を有する。
【図１】本発明の一実施例の平面レイアウト図である。
【図２】図１のレイアウトを使用した半導体集積回路の
回路図である。
回路図である。
【図３】従来の半導体集積回路の一例の平面レイアウト
図である。
図である。
１ 電源パッド
２ 電源パッド−電源バスライン間接続パタン３
スルーホール ４ ＥＣＬ出力バッファ用グランドバスライン５
内部回路用グランドバスライン６ 信号
パッド ７ ＥＣＬ出力バッファ内グランドパタン８
内部回路用グランドパタン ９ ＥＣＬ出力バッファエミッタフォロワ用専用
グランド １０ 負電源 １１ 電源バスライン １２ 電源パッド−電源バスライン間接続パタン
１３ 内部回路用電源バスライン１４ 外
部回路用電源バスライン１５ 内部回路
スルーホール ４ ＥＣＬ出力バッファ用グランドバスライン５
内部回路用グランドバスライン６ 信号
パッド ７ ＥＣＬ出力バッファ内グランドパタン８
内部回路用グランドパタン ９ ＥＣＬ出力バッファエミッタフォロワ用専用
グランド １０ 負電源 １１ 電源バスライン １２ 電源パッド−電源バスライン間接続パタン
１３ 内部回路用電源バスライン１４ 外
部回路用電源バスライン１５ 内部回路
Claims (2)
- 【請求項１】 複数の回路系用に用意した同一電位の
複数の電源バスラインと、少なくとも一箇所で該電源バ
スラインの複数個を短絡する電源パッド−電源バスライ
ン間接続パタンと、該電源パッド−電流バスライン間接
続パタンに接続された電源パッドとを有することを特徴
とする半導体集積回路。 - 【請求項２】 内部回路セル領域と外部バッファセル
領域を有するマスタースライス方式の内部回路用と外部
回路用のグランドバスラインを有することを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019592A JPH04258151A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019592A JPH04258151A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258151A true JPH04258151A (ja) | 1992-09-14 |
Family
ID=12003518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019592A Pending JPH04258151A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017197926A1 (zh) * | 2016-05-20 | 2017-11-23 | 京东方科技集团股份有限公司 | 电源线结构、阵列基板及显示面板 |
-
1991
- 1991-02-13 JP JP3019592A patent/JPH04258151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017197926A1 (zh) * | 2016-05-20 | 2017-11-23 | 京东方科技集团股份有限公司 | 电源线结构、阵列基板及显示面板 |
| US10617004B2 (en) | 2016-05-20 | 2020-04-07 | Boe Technology Group Co., Ltd. | Power line structure, array substrate and display panel |
| US10887990B2 (en) | 2016-05-20 | 2021-01-05 | Boe Technology Group Co., Ltd. | Power line structure, array substrate and display panel |
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