JPS6316708A - 比較器 - Google Patents
比較器Info
- Publication number
- JPS6316708A JPS6316708A JP61161375A JP16137586A JPS6316708A JP S6316708 A JPS6316708 A JP S6316708A JP 61161375 A JP61161375 A JP 61161375A JP 16137586 A JP16137586 A JP 16137586A JP S6316708 A JPS6316708 A JP S6316708A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- resistor
- electrode
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路に関し、特に外乱ノイズに対して強い
比較器に関する。
比較器に関する。
（概要〕
本発明は、差動増幅回路と、その正相および逆相の入出
力回路とを含む比較器において、上記差動増幅回路の平
衡入力の中点に正帰還をかけ、ヒステリシス特性を持た
すことにより、不確定領域を少なくしかつ外乱ノイズに
対して強くしたものである。
力回路とを含む比較器において、上記差動増幅回路の平
衡入力の中点に正帰還をかけ、ヒステリシス特性を持た
すことにより、不確定領域を少なくしかつ外乱ノイズに
対して強くしたものである。
従来、この種の回路としては、第２図に示すような回路
がある。この回路の動作としては、トランジスタＱ１お
よびＱ２のベース間の電位差が、トランジスタＱ、およ
びＱ４の差動増幅器で増幅され、トランジスタＱ、のベ
ース電位がトランジスタＱ、のベース電位に比べ高いと
きは、正相出力端子３に高レベル電圧が生じ、逆の場合
は、低レベル電圧が生じる。なお、第２図において、Ｑ
６〜Ｑ８はトランジスタ、Ｒ１−Ｒａ、Ｒｅ〜ＲＩｌは
抵抗、１は正相入力端子、２は逆相入力端子および４は
逆相出力端子であり、トランジスタは全てＮＰＮ型であ
る。
がある。この回路の動作としては、トランジスタＱ１お
よびＱ２のベース間の電位差が、トランジスタＱ、およ
びＱ４の差動増幅器で増幅され、トランジスタＱ、のベ
ース電位がトランジスタＱ、のベース電位に比べ高いと
きは、正相出力端子３に高レベル電圧が生じ、逆の場合
は、低レベル電圧が生じる。なお、第２図において、Ｑ
６〜Ｑ８はトランジスタ、Ｒ１−Ｒａ、Ｒｅ〜ＲＩｌは
抵抗、１は正相入力端子、２は逆相入力端子および４は
逆相出力端子であり、トランジスタは全てＮＰＮ型であ
る。
上記の従来の比較器は、出力振幅に対して、回路電圧利
得が十分に大きくないと、出力の不確定領域が大きく、
また不確定領域の前後における動作において、外乱ノイ
ズに対して弱い欠点があづた。
得が十分に大きくないと、出力の不確定領域が大きく、
また不確定領域の前後における動作において、外乱ノイ
ズに対して弱い欠点があづた。
本発明の目的は、上記の欠点を除去することにより、不
確定領域を少なくするとともに外乱ノイズに強い比較器
を提供することにある。
確定領域を少なくするとともに外乱ノイズに強い比較器
を提供することにある。
本発明は、ベースを正相入力端子に、一方の電極を第一
の電源に他方の電極を第一の抵抗を介して第二の電源に
、それぞれ接続された第一のトランジスタと、ベースを
逆相入力端子に、一方の電極を第一の電源に、他方の電
極を第二の抵抗を介して第二の電源に、それぞれ接続さ
れた第二のトランジスタと、ベースが上記第二のトラン
ジスタの他方の電極に、一方の電極が第一の出力回路の
入力と第三の抵抗を介して上記第一の電源とに、他方の
電極が定電流回路に、それぞれ接続された第三のトラン
ジスタと、ベースが上記第一のトランジスタの他方の電
極に、一方の電極が第二〇出力回路の人力および第四の
抵抗を介して上記第一の電源に、他方の電極が上記定電
流回路に、それぞれ接続された第四のトランジスタとを
含む比較器において、 上記第一のトランジスタの他方の電極と上記第三のトラ
ンジスタのベースとの間に第五の抵抗を接続し、上記第
二のトランジスタの他方の電極と上記第三のトランジス
タのベースとの間に第六の抵抗を接続し、上記第三のト
ランジスタのベースと第四のトランジスタの一方の電極
との間に第七の抵抗を接続し、上記第一の電源と上記第
三の抵抗および上記第四の抵抗の共通接続点との間にベ
ースと一方の電極とを共通接続した第五のトランジスタ
を接続したことを特徴とする。
の電源に他方の電極を第一の抵抗を介して第二の電源に
、それぞれ接続された第一のトランジスタと、ベースを
逆相入力端子に、一方の電極を第一の電源に、他方の電
極を第二の抵抗を介して第二の電源に、それぞれ接続さ
れた第二のトランジスタと、ベースが上記第二のトラン
ジスタの他方の電極に、一方の電極が第一の出力回路の
入力と第三の抵抗を介して上記第一の電源とに、他方の
電極が定電流回路に、それぞれ接続された第三のトラン
ジスタと、ベースが上記第一のトランジスタの他方の電
極に、一方の電極が第二〇出力回路の人力および第四の
抵抗を介して上記第一の電源に、他方の電極が上記定電
流回路に、それぞれ接続された第四のトランジスタとを
含む比較器において、 上記第一のトランジスタの他方の電極と上記第三のトラ
ンジスタのベースとの間に第五の抵抗を接続し、上記第
二のトランジスタの他方の電極と上記第三のトランジス
タのベースとの間に第六の抵抗を接続し、上記第三のト
ランジスタのベースと第四のトランジスタの一方の電極
との間に第七の抵抗を接続し、上記第一の電源と上記第
三の抵抗および上記第四の抵抗の共通接続点との間にベ
ースと一方の電極とを共通接続した第五のトランジスタ
を接続したことを特徴とする。
本発明は、例えば、トランジスタとしてＮＰＮ型トラン
ジスタを用いた場合、差動増幅回路を構成する第三およ
び第四のトランジスタにおいて、第四のトランジスタの
コレクタと第三のトランジスタのベース間に接続された
第七の抵抗により、差動増幅回路の平衡入力の中点であ
る第三のトランジスタのベースに正帰還をかけ、さらに
、このベースと入力用の第一および第二のトランジスタ
のエミッタ間にそれぞれ接続された第五の抵抗および第
六の抵抗により、第三のトランジスタのベース電位■、
を入力電圧レベルに対応して変化させる。この場合、正
相入力端子が高レベル電圧、逆相入力電圧が低レベル電
圧の場合にはベース電位ｖｌは正帰還がない場合よりも
小さくなり、正相入力端子が低レベル電圧、逆相入力端
子が高レベル電圧の場合はベース電位Ｖ、は正帰還がな
い場合よりも大となる。
ジスタを用いた場合、差動増幅回路を構成する第三およ
び第四のトランジスタにおいて、第四のトランジスタの
コレクタと第三のトランジスタのベース間に接続された
第七の抵抗により、差動増幅回路の平衡入力の中点であ
る第三のトランジスタのベースに正帰還をかけ、さらに
、このベースと入力用の第一および第二のトランジスタ
のエミッタ間にそれぞれ接続された第五の抵抗および第
六の抵抗により、第三のトランジスタのベース電位■、
を入力電圧レベルに対応して変化させる。この場合、正
相入力端子が高レベル電圧、逆相入力電圧が低レベル電
圧の場合にはベース電位ｖｌは正帰還がない場合よりも
小さくなり、正相入力端子が低レベル電圧、逆相入力端
子が高レベル電圧の場合はベース電位Ｖ、は正帰還がな
い場合よりも大となる。
従って入力電圧レベルに対応してヒステリシス特性が発
生し、結果として不惑領域が小さくなり、外乱ノイズの
影響を除くことが可能となる。
生し、結果として不惑領域が小さくなり、外乱ノイズの
影響を除くことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、ベースを正相入力端子ｌに、コレフタを第
一の電源ＶＣＣに、エミッタを第一の抵抗Ｒ１を介して
第二の電源としての接地電位に、それぞれ接続された第
一のトランジスタＱ、と、ベースを逆相入力端子２に、
コレクタを電源ＶＣＣに、エミッタを第二の抵抗Ｒ２を
介して接地電位に、それぞれ接続された第二のトランジ
スタＱｚと、ベースがトランジスタＱ、のエミッタに、
コレクタが第一の出力回路の入力としてのトランジスタ
Ｑ、のベースと第三の抵抗Ｒ３を介して電源■ＣＣとに
、エミッタが定電流回路の出力としてのトランジスタＱ
、のコレクタに、それぞれ接続された第三のトランジス
タＱ、と、ベースがトランジスタＱ、のエミッタに、コ
レクタが第二の出力回路の入力としてのトランジスタＱ
ｌのベースと第四の抵抗Ｒ４を介して電源■ＣＣとに、
エミッタがトランジスタＱ６のコレクタに、それぞれ接
続された第四のトランジスタＱ４とを含む比較器におい
て、 トランジスタＱ１のエミッタとトランジスタＱ３のベー
スとの間に第五の抵抗Ｒ２を接続し、トランジスタＱ２
のエミッタとトランジスタＱ３のベースとの間に第六の
抵抗Ｒ６を接続し、トランジスタＱ３のベースとトラン
ジスタＱ４のコレクタとの間に第七の抵抗Ｒ７を接続し
、電源ＶＣＣと抵抗Ｒ３と抵抗Ｒ４との共通接続点との
間にベースとコレクタとを共通接続した第五のトランジ
スタＱ、を接続したものである。
一の電源ＶＣＣに、エミッタを第一の抵抗Ｒ１を介して
第二の電源としての接地電位に、それぞれ接続された第
一のトランジスタＱ、と、ベースを逆相入力端子２に、
コレクタを電源ＶＣＣに、エミッタを第二の抵抗Ｒ２を
介して接地電位に、それぞれ接続された第二のトランジ
スタＱｚと、ベースがトランジスタＱ、のエミッタに、
コレクタが第一の出力回路の入力としてのトランジスタ
Ｑ、のベースと第三の抵抗Ｒ３を介して電源■ＣＣとに
、エミッタが定電流回路の出力としてのトランジスタＱ
、のコレクタに、それぞれ接続された第三のトランジス
タＱ、と、ベースがトランジスタＱ、のエミッタに、コ
レクタが第二の出力回路の入力としてのトランジスタＱ
ｌのベースと第四の抵抗Ｒ４を介して電源■ＣＣとに、
エミッタがトランジスタＱ６のコレクタに、それぞれ接
続された第四のトランジスタＱ４とを含む比較器におい
て、 トランジスタＱ１のエミッタとトランジスタＱ３のベー
スとの間に第五の抵抗Ｒ２を接続し、トランジスタＱ２
のエミッタとトランジスタＱ３のベースとの間に第六の
抵抗Ｒ６を接続し、トランジスタＱ３のベースとトラン
ジスタＱ４のコレクタとの間に第七の抵抗Ｒ７を接続し
、電源ＶＣＣと抵抗Ｒ３と抵抗Ｒ４との共通接続点との
間にベースとコレクタとを共通接続した第五のトランジ
スタＱ、を接続したものである。
なお、トランジスタＱ６はトランジスタＱ７、抵抗Ｒ１
いＲ１いＲ１とにより定電流回路を構成し、トランジス
タＱ、は抵抗８とともにエミッタホロワ回路を構成し正
相出力端子３より出力ＯＵＴを出力し、トランジスタＱ
８は抵抗９とともにエミッタホロワ回路を構成し逆相出
力端子５より出力ＯＵＴを出力する。なおトランジスタ
は全てＮＰＮ型である。
いＲ１いＲ１とにより定電流回路を構成し、トランジス
タＱ、は抵抗８とともにエミッタホロワ回路を構成し正
相出力端子３より出力ＯＵＴを出力し、トランジスタＱ
８は抵抗９とともにエミッタホロワ回路を構成し逆相出
力端子５より出力ＯＵＴを出力する。なおトランジスタ
は全てＮＰＮ型である。
本発明の特徴は、第１図において、トランジスタＱＳお
よび抵抗Ｒ３、Ｒ６、Ｒ７を設けたことにある。
よび抵抗Ｒ３、Ｒ６、Ｒ７を設けたことにある。
次に本実施例の動作について説明する。第１図の基本的
な回路構成は、トランジスタにｈ 、Ｑ。
な回路構成は、トランジスタにｈ 、Ｑ。
による差動増幅回路と、トランジスタＱ、、Ｑ、、Ｑ、
およびＱ、による入出力のエミッタホロワ回路と、抵抗
Ｒ１による正帰還回路である。
およびＱ、による入出力のエミッタホロワ回路と、抵抗
Ｒ１による正帰還回路である。
ここで、入力の高レベル電圧をＶ、、低レベル電圧をＶ
、とすると、まず、抵抗Ｒ１かない場合、トランジスタ
Ｑ３のベース電位Ｖ、。は常に■、。＝ （Ｖｏ ＋Ｖ
ｔ ） ／ ２となり、ヒステリシスは発生しない。
、とすると、まず、抵抗Ｒ１かない場合、トランジスタ
Ｑ３のベース電位Ｖ、。は常に■、。＝ （Ｖｏ ＋Ｖ
ｔ ） ／ ２となり、ヒステリシスは発生しない。
次に、
Ｒｓ＝Ｒｈ＞ＲｒかつＶＩＮ＝Ｖ１４、ＶＩＮ＝ＶＬの
場合、トランジスタＱ３のベース電位Ｖｌｌは、となり
、 ■ＢＯ〉■ＢＩ となる。
場合、トランジスタＱ３のベース電位Ｖｌｌは、となり
、 ■ＢＯ〉■ＢＩ となる。
次に、
Ｒｓ＝Ｒｉ＞ＲｔかつＶ＋Ｈ＝ＶいＶＩＮ＝ＶＷの場合
、トランジスタＱ、のベース電位ＶＩＺは、となり、 ■■くＶ飄２ となる。よって、ヒステリシス特性が発生し、それだけ
入力の不感領域が少なくなり外乱ノイズの影響を防止で
きる。
、トランジスタＱ、のベース電位ＶＩＺは、となり、 ■■くＶ飄２ となる。よって、ヒステリシス特性が発生し、それだけ
入力の不感領域が少なくなり外乱ノイズの影響を防止で
きる。
なお、以上の説明はトランジスタとしてＮＰＮ形を用い
たがＰＮＰ形についても同様に適用される。
たがＰＮＰ形についても同様に適用される。
以上説明したように、本発明は、平衡入力の中点に正帰
還をかけることにより、入力の不惑領域を少なくし、外
乱ノイズに対して強くできる効果がある。
還をかけることにより、入力の不惑領域を少なくし、外
乱ノイズに対して強くできる効果がある。
第１図は本発明の一実施例を示す回路図。゛第２図は従
来例を示す回路図。 １・・・正相入力端子、２・・・逆相入力端子、３・・
・正相出力端子、４・・・逆相出力端子、Ｒ，−Ｒ，□
・・・抵抗、Ｑ、−ＱＱ・・・（ＮＰＮ型）トランジス
タ。 特許出願人 日本電気株式会社、− へ 代理人 弁理士 井 出 直 孝 喝りｌ 兇 １ 図 大Ｗ１例 菖２図棟爪例
来例を示す回路図。 １・・・正相入力端子、２・・・逆相入力端子、３・・
・正相出力端子、４・・・逆相出力端子、Ｒ，−Ｒ，□
・・・抵抗、Ｑ、−ＱＱ・・・（ＮＰＮ型）トランジス
タ。 特許出願人 日本電気株式会社、− へ 代理人 弁理士 井 出 直 孝 喝りｌ 兇 １ 図 大Ｗ１例 菖２図棟爪例
Claims (1)
- （１）ベースを正相入力端子（１）に、一方の電極を第
一の電源に他方の電極を第一の抵抗を介して第二の電源
に、それぞれ接続された第一のトランジスタ（Ｑ＿１）
と、ベースを逆相入力端子（２）に、一方の電極を第一
の電源に、他方の電極を第二の抵抗を介して第二の電源
に、それぞれ接続された第二のトランジスタ（Ｑ＿２）
と、ベースが上記第二のトランジスタの他方の電極に、
一方の電極が第一の出力回路の入力と第三の抵抗を介し
て上記第一の電源とに、他方の電極が定電流回路に、そ
れぞれ接続された第三のトランジスタ（Ｑ＿３）と、ベ
ースが上記第一のトランジスタの他方の電極に、一方の
電極が第二の出力回路の入力および第四の抵抗を介して
上記第一の電源に、他方の電極が上記定電流回路に、そ
れぞれ接続された第四のトランジスタ（Ｑ＿４）とを含
む比較器において、上記第一のトランジスタの他方の電
極と上記第三のトランジスタのベースとの間に第五の抵
抗（Ｒ＿５）を接続し、上記第二のトランジスタの他方
の電極と上記第三のトランジスタのベースとの間に第六
の抵抗（Ｒ＿６）を接続し、上記第三のトランジスタの
ベースと第四のトランジスタの一方の電極との間に第七
の抵抗（Ｒ＿７）を接続し、上記第一の電源と上記第三
の抵抗および上記第四の抵抗の共通接続点との間にベー
スと一方の電極とを共通接続した第五のトランジスタ（
Ｑ＿５）を接続したことを特徴とする比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161375A JPS6316708A (ja) | 1986-07-09 | 1986-07-09 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161375A JPS6316708A (ja) | 1986-07-09 | 1986-07-09 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316708A true JPS6316708A (ja) | 1988-01-23 |
Family
ID=15733894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161375A Pending JPS6316708A (ja) | 1986-07-09 | 1986-07-09 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316708A (ja) |
-
1986
- 1986-07-09 JP JP61161375A patent/JPS6316708A/ja active Pending
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