JPS63174309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63174309A JPS63174309A JP507287A JP507287A JPS63174309A JP S63174309 A JPS63174309 A JP S63174309A JP 507287 A JP507287 A JP 507287A JP 507287 A JP507287 A JP 507287A JP S63174309 A JPS63174309 A JP S63174309A
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に係わり、特に絶縁膜
上に単結晶半導体膜を形成して素子を３次元的に積層す
る半導体装置の製造方法に関する。
上に単結晶半導体膜を形成して素子を３次元的に積層す
る半導体装置の製造方法に関する。
（従来の技術）
近年、半導体装置の高集積化・高密度化のために素子は
益々微細化されているが、素子の微細化には限度があり
、素子を２次元的に配置するのではその集積度の向上も
限界近くになっている。
益々微細化されているが、素子の微細化には限度があり
、素子を２次元的に配置するのではその集積度の向上も
限界近くになっている。
そこで最近、基板のみならず絶縁膜上にも素子を形成す
ることにより、素子を３次元的に積層する、所謂３次元
ＩＣが提案されている。
ることにより、素子を３次元的に積層する、所謂３次元
ＩＣが提案されている。
３次元ＩＣを製造するには、シリコン基板上に堆積した
絶縁膜上に単結晶半導体膜を形成する必要がある。この
ため、シリコン基板上に堆積した絶縁膜上に多結晶若し
くは非晶質の半導体膜を堆積し、レーザビームや電子ビ
ームの照射（ビームアニール）により半導体膜を単結晶
化している。
絶縁膜上に単結晶半導体膜を形成する必要がある。この
ため、シリコン基板上に堆積した絶縁膜上に多結晶若し
くは非晶質の半導体膜を堆積し、レーザビームや電子ビ
ームの照射（ビームアニール）により半導体膜を単結晶
化している。
そして、この単結晶膜に素子を形成することにより、基
板に形成した下層素子と単結晶膜に形成した上層素子と
を絶縁膜を介して積層した２層構造が実現されることに
なる。また、上層素子上に、更に絶縁膜を介して単結晶
膜を形成し、この単結晶膜に素子を形成することにより
、３層構造が実現されることになる。
板に形成した下層素子と単結晶膜に形成した上層素子と
を絶縁膜を介して積層した２層構造が実現されることに
なる。また、上層素子上に、更に絶縁膜を介して単結晶
膜を形成し、この単結晶膜に素子を形成することにより
、３層構造が実現されることになる。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、単結晶膜に素子を形成−１って（る。
があった。即ち、単結晶膜に素子を形成−１って（る。
特に、熱酸化により素子分離を行う場゛合、単結晶膜厚
の増大に伴い熱酸化時間を増加しなければならず、バー
ズビークと呼ばれる素子領域内への酸化侵入により、短
チヤネル素子形成が困難であった。また、素子分離を容
易にする目的で単結晶半導体膜を薄くすると、半導体膜
の薄膜化に伴い半導体素子の電気的耐圧が減少すること
になり、良好な素子特性を得ることが困難となる。
の増大に伴い熱酸化時間を増加しなければならず、バー
ズビークと呼ばれる素子領域内への酸化侵入により、短
チヤネル素子形成が困難であった。また、素子分離を容
易にする目的で単結晶半導体膜を薄くすると、半導体膜
の薄膜化に伴い半導体素子の電気的耐圧が減少すること
になり、良好な素子特性を得ることが困難となる。
なお、上記バーズビークの発生を第２図を参照して説明
しておく。シリコン基板３１上の絶縁膜３２上に単結晶
シリコン膜３４を形成したのち、素子形成領域上のみに
シリコン窒化膜３７を形成し、この状態で素子分離のた
めの熱処理を施す。
しておく。シリコン基板３１上の絶縁膜３２上に単結晶
シリコン膜３４を形成したのち、素子形成領域上のみに
シリコン窒化膜３７を形成し、この状態で素子分離のた
めの熱処理を施す。
このとき、シリコン窒化膜３７のない部分ではシリコン
膜が酸化されシリコン酸化膜３８となる。
膜が酸化されシリコン酸化膜３８となる。
さらに、シリコン窒化膜３７の端部から該窒化膜３７の
下部に酸化剤が侵入し、シリコン窒化膜３７の下部にお
いても酸化が進み、ここにバーズビーク３９が生じるの
である。
下部に酸化剤が侵入し、シリコン窒化膜３７の下部にお
いても酸化が進み、ここにバーズビーク３９が生じるの
である。
（発明が解決しようとする問題点）
このように従来方法では、絶縁膜上の単結晶半導体膜に
半導体素子を形成する際、半導体膜が厚くなるに従い素
子分離の熱酸化時間を増加しなければならず、結果とし
てバーズビークが増加し、短チヤネル素子を形成するこ
とが困難になると云う問題点があった。また、バーズビ
ークを低減させるために単結晶膜を薄くした場合、電界
効果型：乎導体素子においては、ソース・ドレイン間ノ
耐圧が減少し、素子特性が劣化すると云う問題がある。
半導体素子を形成する際、半導体膜が厚くなるに従い素
子分離の熱酸化時間を増加しなければならず、結果とし
てバーズビークが増加し、短チヤネル素子を形成するこ
とが困難になると云う問題点があった。また、バーズビ
ークを低減させるために単結晶膜を薄くした場合、電界
効果型：乎導体素子においては、ソース・ドレイン間ノ
耐圧が減少し、素子特性が劣化すると云う問題がある。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子領域の単結晶膜厚を厚くしてソー
ス・ドレイン間の耐圧を十分大きくすることができ、且
つ素子分離工程に起因するバーズビークを小さくするこ
とができ、３次元ＩＣの製造に好適する半導体装置の製
造方法を提供することにある。
とするところは、素子領域の単結晶膜厚を厚くしてソー
ス・ドレイン間の耐圧を十分大きくすることができ、且
つ素子分離工程に起因するバーズビークを小さくするこ
とができ、３次元ＩＣの製造に好適する半導体装置の製
造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、素子形成領域では単結晶半導体膜の膜
厚を厚く形成し、素子分離領域では単結晶半導体膜の膜
厚を薄く形成することにある。
厚を厚く形成し、素子分離領域では単結晶半導体膜の膜
厚を薄く形成することにある。
即ち本発明は、半導体基板上に堆積した絶縁膜上に半導
体素子を形成する半導体装置の製造方法において、前記
絶縁膜の表面に該絶縁膜上の素子領域となるべき領域に
対応して凹型の溝を形成したのち、前記絶縁膜上に多結
晶若しくは非晶質の半導体膜を堆積し、次いでビームア
ニール法により上記半導体膜を単結晶化し、しかるのち
上記単結晶化した半導体膜に所望の素子を形成するよう
にした方法である。
体素子を形成する半導体装置の製造方法において、前記
絶縁膜の表面に該絶縁膜上の素子領域となるべき領域に
対応して凹型の溝を形成したのち、前記絶縁膜上に多結
晶若しくは非晶質の半導体膜を堆積し、次いでビームア
ニール法により上記半導体膜を単結晶化し、しかるのち
上記単結晶化した半導体膜に所望の素子を形成するよう
にした方法である。
（作用）
ビームアニール時の半導体膜は液状に溶融しているため
、凹型溝の外部の半導体膜は溝の内部に流れ込み、溝外
部よりも溝内部の方が半導体膜の膜厚が増加する。従っ
て、ビームアニール前に絶縁膜全面に堆積した半導体膜
は、ビームアニール後では素子領域となるべき領域のみ
厚くなる。
、凹型溝の外部の半導体膜は溝の内部に流れ込み、溝外
部よりも溝内部の方が半導体膜の膜厚が増加する。従っ
て、ビームアニール前に絶縁膜全面に堆積した半導体膜
は、ビームアニール後では素子領域となるべき領域のみ
厚くなる。
このことから、電界効果型半導体素子を形成する溝部の
半導体膜厚をソース・ドレイン間の耐圧低下を防止する
に十分な厚さにすることが可能となる。一方、素子分離
工程で酸化すべき溝外領域の半導体膜厚は薄くなるので
、熱酸化時間の短縮に伴いバーズビーク増加が防止され
、短チャネルの電界効果型半導体素子の形成が可能とな
る。
半導体膜厚をソース・ドレイン間の耐圧低下を防止する
に十分な厚さにすることが可能となる。一方、素子分離
工程で酸化すべき溝外領域の半導体膜厚は薄くなるので
、熱酸化時間の短縮に伴いバーズビーク増加が防止され
、短チャネルの電界効果型半導体素子の形成が可能とな
る。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第１図（ａ）に示す如く
、所望の素子が形成された単結晶Ｓｉ基板１１上にスパ
ッタ法或いはＣＶＤ法にｉ予分離領域となるべき部分に
図示しないレジスト１彎、 −パターンを形成し、このレジストパターンをマスクに
５ｉ０２膜１２をＲＩＥ等によりエツチングして、５ｉ
０２膜１２の表面に５０００ ［入］の深さの溝１３を
形成する。次いで、第１図（ｂ）に示す如く、全面に厚
さａｏｏｏ ［人］の多結晶Ｓｉ膜（半導体膜）１４を
堆積する。
程を示す断面図である。まず、第１図（ａ）に示す如く
、所望の素子が形成された単結晶Ｓｉ基板１１上にスパ
ッタ法或いはＣＶＤ法にｉ予分離領域となるべき部分に
図示しないレジスト１彎、 −パターンを形成し、このレジストパターンをマスクに
５ｉ０２膜１２をＲＩＥ等によりエツチングして、５ｉ
０２膜１２の表面に５０００ ［入］の深さの溝１３を
形成する。次いで、第１図（ｂ）に示す如く、全面に厚
さａｏｏｏ ［人］の多結晶Ｓｉ膜（半導体膜）１４を
堆積する。
次いで、第１図（ｃ）に示す如く、電子ビーム１５を照
射して一方向に走査するこ−とにより、多結晶Ｓｉ膜１
４を溶融再結晶化して単結晶Ｓｉ膜１４′を形成する。
射して一方向に走査するこ−とにより、多結晶Ｓｉ膜１
４を溶融再結晶化して単結晶Ｓｉ膜１４′を形成する。
このとき、素子形成領域近傍のＳｉ膜は、溝部１３上に
流れ込み、素子形成領域の単結晶Ｓｉ膜１４′の膜厚が
５０００ ［入］となった。また、素子形成領域近傍の
単結晶Ｓｉ膜１４′の膜厚は１５００ ［人］と薄膜化
した。なお、電子ビーム１５の加速電圧は１２ ［ｋｅ
Ｖ］ 、 ビーム電流は２ ［ｍＡ］ とした。
流れ込み、素子形成領域の単結晶Ｓｉ膜１４′の膜厚が
５０００ ［入］となった。また、素子形成領域近傍の
単結晶Ｓｉ膜１４′の膜厚は１５００ ［人］と薄膜化
した。なお、電子ビーム１５の加速電圧は１２ ［ｋｅ
Ｖ］ 、 ビーム電流は２ ［ｍＡ］ とした。
次いで、第１図（ｄ）に示す如く、単結晶ＳＬ膜１り′
上に５ｉ３Ｎａ膜１７を２０００ ［人］の厚さに堆積
し、図示しないレジストパターンをマスクに素子形成領
域のみにＳｉ３Ｎ４膜１７を残存ｉ４′を酸化し、第１
図（ｅ）に示す如くフィー＋６．、Ｖレジスト１彎を形
成する。このとき、フィールド酸化膜１８を形成すべき
素子形成領域以外の単結晶Ｓｉ膜の膜厚が十分薄いので
、素子形成領域にバーズビークが伸びることは殆どなか
った。
上に５ｉ３Ｎａ膜１７を２０００ ［人］の厚さに堆積
し、図示しないレジストパターンをマスクに素子形成領
域のみにＳｉ３Ｎ４膜１７を残存ｉ４′を酸化し、第１
図（ｅ）に示す如くフィー＋６．、Ｖレジスト１彎を形
成する。このとき、フィールド酸化膜１８を形成すべき
素子形成領域以外の単結晶Ｓｉ膜の膜厚が十分薄いので
、素子形成領域にバーズビークが伸びることは殆どなか
った。
次いで、第１図（ｆ）に示す如く、５ｔ３１’Ｊａ膜１
７を１８０［・℃］の燐酸液により除去した後、酸素雰
囲気による熱酸化法によりゲート酸化膜１９を４００［
人］の厚さに形成する。その後、通常のＮチャネルＭＯ
Ｓトランジスタ製造工程と同様に、第１図（ｇ）に示す
如くゲート電極２０゜ソース・ドレイン領域２１．２２
を形成し、さらに５ｉ０２膜２３及びＡ、ｆｆ配線２４
を形成する。
７を１８０［・℃］の燐酸液により除去した後、酸素雰
囲気による熱酸化法によりゲート酸化膜１９を４００［
人］の厚さに形成する。その後、通常のＮチャネルＭＯ
Ｓトランジスタ製造工程と同様に、第１図（ｇ）に示す
如くゲート電極２０゜ソース・ドレイン領域２１．２２
を形成し、さらに５ｉ０２膜２３及びＡ、ｆｆ配線２４
を形成する。
これにより、素子を３次元的に積層した３次元ＩＣが実
現されることになる。
現されることになる。
かくして本実施例方法によれば、ビームアニール前の多
結晶Ｓｉ膜１４が３０００ ［人］と薄いにも拘らず、
ビームアニール後の単結晶Ｓｉ膜１４′のＭＯＳトラン
ジスタ形成領域が５０００ ［人］と厚くなっている。
結晶Ｓｉ膜１４が３０００ ［人］と薄いにも拘らず、
ビームアニール後の単結晶Ｓｉ膜１４′のＭＯＳトラン
ジスタ形成領域が５０００ ［人］と厚くなっている。
このため、ソース・ドレイン間耐圧不良が発生すること
はなく、良好な素子特性を得ることができる。また、ビ
ームアニール後の゛ヱクを著しく低減することが可能と
なる。従って、良好な素子特性を有する短チヤネル素子
を形成することができ、３次元ＩＣ等の製造に極めて有
効である。
はなく、良好な素子特性を得ることができる。また、ビ
ームアニール後の゛ヱクを著しく低減することが可能と
なる。従って、良好な素子特性を有する短チヤネル素子
を形成することができ、３次元ＩＣ等の製造に極めて有
効である。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記絶縁膜上の半導体膜をアニールす
る手段として、電子ビームの代りにレーザビームを用い
たレーザアニールを行うようにしてもよい。また、半導
体膜は多結晶Ｓｉに限るものではなく、非晶質Ｓｔであ
ってもよく、さらに他の半導体材料を用いることも可能
である。
はない。例えば、前記絶縁膜上の半導体膜をアニールす
る手段として、電子ビームの代りにレーザビームを用い
たレーザアニールを行うようにしてもよい。また、半導
体膜は多結晶Ｓｉに限るものではなく、非晶質Ｓｔであ
ってもよく、さらに他の半導体材料を用いることも可能
である。
また、単結晶半導体膜に形成する半導体素子はＭＯＳ）
ランジスタに限るものではなく、各種の半導体素子に適
用可能である。さらに、絶縁膜の膜厚、エツチング方法
及び単結晶半導体膜の酸化方法等は、仕様に応じて適宜
変更可能である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
ランジスタに限るものではなく、各種の半導体素子に適
用可能である。さらに、絶縁膜の膜厚、エツチング方法
及び単結晶半導体膜の酸化方法等は、仕様に応じて適宜
変更可能である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
【発明の効果］
以上詳述したように本発明によれば、素子領域の単結晶
膜厚を厚くし、ソース・ドレイン間のＩＣの製造に極め
て有効となる。
膜厚を厚くし、ソース・ドレイン間のＩＣの製造に極め
て有効となる。
第１図は本発明の一実施例方法に係わる半導体装置の製
造工程を示す断面図、第２図は従来の問題点を説明する
ための断面図である。 １１・・・Ｓｉ基板、１２・・・５ｉ０２膜（絶縁膜）
、１３・・・凹型溝、１４・・・多結晶Ｓｉ膜（半導体
膜）、１４′・・・単結晶Ｓｉ膜、１５・・・電子ビー
ム、１７・・・５ｉ３Ｎｉ膜、１８・・・フィールド酸
化膜、１９・・・ゲート酸化膜、２０・・・ゲート電極
、２１．２２・・・ソース・ドレイン領域。 出願人 工業技術院長 飯塚 幸三 第１図
造工程を示す断面図、第２図は従来の問題点を説明する
ための断面図である。 １１・・・Ｓｉ基板、１２・・・５ｉ０２膜（絶縁膜）
、１３・・・凹型溝、１４・・・多結晶Ｓｉ膜（半導体
膜）、１４′・・・単結晶Ｓｉ膜、１５・・・電子ビー
ム、１７・・・５ｉ３Ｎｉ膜、１８・・・フィールド酸
化膜、１９・・・ゲート酸化膜、２０・・・ゲート電極
、２１．２２・・・ソース・ドレイン領域。 出願人 工業技術院長 飯塚 幸三 第１図
Claims (2)
- （１）半導体基板上に堆積した絶縁膜上に半導体素子を
形成する半導体装置の製造方法において、前記絶縁膜の
表面に該絶縁膜上の素子領域となるべき領域に対応して
凹型の溝を形成する工程と、前記絶縁膜上に多結晶若し
くは非晶質の半導体膜を堆積する工程と、ビームアニー
ル法により上記半導体膜を単結晶化する工程と、上記単
結晶化した半導体膜に所望の素子を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - （２）前記単結晶化した半導体膜は、単結晶化以前に比
し凹型溝内部の膜厚が溝外部の膜厚よりも厚くなること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。（３）前記ビームアニール法として、電子ビ
ーム或いはレーザビームを用い、このビームを前記半導
体膜上で走査することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507287A JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507287A JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63174309A true JPS63174309A (ja) | 1988-07-18 |
| JPH0740550B2 JPH0740550B2 (ja) | 1995-05-01 |
Family
ID=11601184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP507287A Expired - Lifetime JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740550B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016655A (ja) * | 2006-07-06 | 2008-01-24 | Sumitomo Heavy Ind Ltd | 結晶化半導体膜の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101648867B1 (ko) * | 2009-06-02 | 2016-08-17 | 삼성전자주식회사 | 실리콘 용액 프로세스를 이용한 실리콘막 제조 방법 |
-
1987
- 1987-01-14 JP JP507287A patent/JPH0740550B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016655A (ja) * | 2006-07-06 | 2008-01-24 | Sumitomo Heavy Ind Ltd | 結晶化半導体膜の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740550B2 (ja) | 1995-05-01 |
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