JPS63174371A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS63174371A JPS63174371A JP62006690A JP669087A JPS63174371A JP S63174371 A JPS63174371 A JP S63174371A JP 62006690 A JP62006690 A JP 62006690A JP 669087 A JP669087 A JP 669087A JP S63174371 A JPS63174371 A JP S63174371A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- melting point
- high melting
- nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、高融点金属層を有す
るゲートを備えた電界効果トランジスタを含む半導体装
置に関する。
るゲートを備えた電界効果トランジスタを含む半導体装
置に関する。
従来、高融点金属層を有するゲートを備えた電界効果ト
ランジスタ（以降ＦＥＴと称す）は、ゲート絶縁膜上に
高融点金属層からなるゲートを直接設けるか、あるいは
ゲーＩ・絶縁膜上に不純物をドープした多結晶シリコン
層及び高融点金属層を積層したゲートを設けていた。
ランジスタ（以降ＦＥＴと称す）は、ゲート絶縁膜上に
高融点金属層からなるゲートを直接設けるか、あるいは
ゲーＩ・絶縁膜上に不純物をドープした多結晶シリコン
層及び高融点金属層を積層したゲートを設けていた。
上述した従来の高融点金属層を有するゲートを備えたＦ
ＥＴでは、ゲートとして高融点金属層を用いた場合、高
融点金属層とゲート酸化膜とが反応してしまうため、ゲ
ート酸化膜の絶縁耐圧の劣化やリーク電流の増加及びＦ
ＥＴのしきい電圧の変動などが起き易いという欠点があ
る。
ＥＴでは、ゲートとして高融点金属層を用いた場合、高
融点金属層とゲート酸化膜とが反応してしまうため、ゲ
ート酸化膜の絶縁耐圧の劣化やリーク電流の増加及びＦ
ＥＴのしきい電圧の変動などが起き易いという欠点があ
る。
又、高融点金属層とゲート酸化膜の反応を防止するため
に高融点金属とゲート酸化膜との間に不純物をドープし
た多結晶シリコン層を挟んでも、高融点金属は多結晶シ
リコンとも反応し易く、高融点金属のシリサイド層を形
成してしまうため、かえってゲート電極の抵抗値が増加
してしまうという欠点があり、又、シリサイド反応に伴
って体積の収縮や膨張が生じるため、非常に大きな応力
が発生し、はがれたり、クラックが入ったりして機械的
強度が低下するという欠点もある。
に高融点金属とゲート酸化膜との間に不純物をドープし
た多結晶シリコン層を挟んでも、高融点金属は多結晶シ
リコンとも反応し易く、高融点金属のシリサイド層を形
成してしまうため、かえってゲート電極の抵抗値が増加
してしまうという欠点があり、又、シリサイド反応に伴
って体積の収縮や膨張が生じるため、非常に大きな応力
が発生し、はがれたり、クラックが入ったりして機械的
強度が低下するという欠点もある。
更に、このようなシリサイド反応は、ゲート形成後の種
々の熱工程で生じるため、高融点金属層を含むゲートを
備えたＦＥＴの製造の条件を非常に制約していた。
々の熱工程で生じるため、高融点金属層を含むゲートを
備えたＦＥＴの製造の条件を非常に制約していた。
更に又、多結晶シリコン層によって、高融点金属層とゲ
ート酸化膜の反応を防止するためには、少なくとも、数
千オングストローム程度の膜厚が必要で、ゲート電極全
体の膜厚が、１ミクロン近い値となり、これによって生
じる段差は、素子の微細化の妨げとな５゜しかも膜厚を
薄くするために多結晶シリコン層が厚くなった分高融点
金属層を薄くしようとすると、ゲートの抵抗が増加して
しまい高融点金属層を付けた意味がなくなる。
ート酸化膜の反応を防止するためには、少なくとも、数
千オングストローム程度の膜厚が必要で、ゲート電極全
体の膜厚が、１ミクロン近い値となり、これによって生
じる段差は、素子の微細化の妨げとな５゜しかも膜厚を
薄くするために多結晶シリコン層が厚くなった分高融点
金属層を薄くしようとすると、ゲートの抵抗が増加して
しまい高融点金属層を付けた意味がなくなる。
本発明のＭＩＳ型電界効果トランジスタは、半導体基板
上にゲート絶縁膜と該ゲート絶縁膜上のゲートとを少く
とも備えた電界効果トランジスタにおいて、前記ゲート
が窒化高融点金属層及び高融点金属層とからなる導体層
を含んで成る。
上にゲート絶縁膜と該ゲート絶縁膜上のゲートとを少く
とも備えた電界効果トランジスタにおいて、前記ゲート
が窒化高融点金属層及び高融点金属層とからなる導体層
を含んで成る。
次に、本発明の実施例について図面を参照して言兄明す
る。
る。
第１図は、本発明の第１の実施例の断面図である。
この実施例では、シリコン基板１表面に素子分離領域２
によって囲まれた素子領域にソース６ａ及びドレイン６
ｂ、その間のシリコン基板１上のゲート酸化膜３並びに
３００〜１５００人の窒化チタン層５ａ及び膜厚２００
０〜６０００人のチタン層５ｂからなるゲートを備えた
ＦＥＴを設けている。
によって囲まれた素子領域にソース６ａ及びドレイン６
ｂ、その間のシリコン基板１上のゲート酸化膜３並びに
３００〜１５００人の窒化チタン層５ａ及び膜厚２００
０〜６０００人のチタン層５ｂからなるゲートを備えた
ＦＥＴを設けている。
ここで、化学的に安定な窒化チタン層５ａは、チタン層
５ｂとゲート酸化Ｍ３との間に起こる、ＳｉＯ□＋Ｔｉ
Ｘ−＋Ｔｉ、Ｓｉ ＋ＴｉＸ−ｙ０２のような反応を効
果的に防止している。これにより、ゲート酸化膜に生ず
るピンホールやウィークポットの発生を低減し、ゲート
酸化膜の絶縁耐圧劣化やリーク電流の増加並びにしきい
電圧変動等を防止することが可能である。
５ｂとゲート酸化Ｍ３との間に起こる、ＳｉＯ□＋Ｔｉ
Ｘ−＋Ｔｉ、Ｓｉ ＋ＴｉＸ−ｙ０２のような反応を効
果的に防止している。これにより、ゲート酸化膜に生ず
るピンホールやウィークポットの発生を低減し、ゲート
酸化膜の絶縁耐圧劣化やリーク電流の増加並びにしきい
電圧変動等を防止することが可能である。
又、窒化チタンの比抵抗は約２０μΩ・ｃｍで、チタン
の比抵抗の約２倍程度であるが、チタン層５ｂの方が厚
いのでゲートの配線抵抗は、はとんどチタン層５ｂによ
って決る。
の比抵抗の約２倍程度であるが、チタン層５ｂの方が厚
いのでゲートの配線抵抗は、はとんどチタン層５ｂによ
って決る。
第２図は本発明の第２の実施例の断面図である。
この実施例は、シリコン基板１表面に素子分離領域２で
囲まれた素子領域に、第１の実施例と同様、ＦＥＴを形
成しているが、ゲートは膜厚約５００人のｎ＋型の多結
晶シリコン層４、膜厚約５００人の窒化タングステン層
５ａ’及び膜厚約４０００人のタングステン層５ｂ’の
積層からなる。
囲まれた素子領域に、第１の実施例と同様、ＦＥＴを形
成しているが、ゲートは膜厚約５００人のｎ＋型の多結
晶シリコン層４、膜厚約５００人の窒化タングステン層
５ａ’及び膜厚約４０００人のタングステン層５ｂ’の
積層からなる。
ここでは、ｎ＋型の多結晶シリコン層４を設けることに
より、ＦＥＴのしきい電圧を、従来の値とほぼ同じ値に
することができ、しかも窒化タングステン層５ａ’によ
り、タングステン層５ｂ’と多結晶シリコン層４及びゲ
ート酸化膜３の反応を効果的に抑制しているため、多結
晶シリコン層４の膜厚を充分薄くでき、配線抵抗の低減
や段差の縮小が可能である。
より、ＦＥＴのしきい電圧を、従来の値とほぼ同じ値に
することができ、しかも窒化タングステン層５ａ’によ
り、タングステン層５ｂ’と多結晶シリコン層４及びゲ
ート酸化膜３の反応を効果的に抑制しているため、多結
晶シリコン層４の膜厚を充分薄くでき、配線抵抗の低減
や段差の縮小が可能である。
従って、この実施例では、特に、しきい電圧が従来の値
とほぼ同じ値で、しかもしきい電圧の変動の少いＦＥＴ
を得ることができる。
とほぼ同じ値で、しかもしきい電圧の変動の少いＦＥＴ
を得ることができる。
第３図は本発明の第３の実施例の断面図である。
この実施例は、第１及び第２の実施例同様、素子分離領
域２によって囲まれたシリコン基板１表面の素子領域に
ＦＥＴを形成しているが、ゲートは、約５００人のｎ＋
型の多結晶シリコン層４、約５００人の窒化タングステ
ン層５ａ″並びに側面及び表面が窒化チタン層５０″で
覆われたチタン層５ｂ′で構成されている。
域２によって囲まれたシリコン基板１表面の素子領域に
ＦＥＴを形成しているが、ゲートは、約５００人のｎ＋
型の多結晶シリコン層４、約５００人の窒化タングステ
ン層５ａ″並びに側面及び表面が窒化チタン層５０″で
覆われたチタン層５ｂ′で構成されている。
この実施例では、反応防止用のバリア層として非常に安
定な窒化タングステン層５ａ″を用いているので、比較
的反応性の高いチタン層５ｂ″と多結晶シリコン層４及
びゲート酸化膜３との反応をより効果的に防止すること
ができることは勿論、チタン層５ｂ″を、窒化チタン層
５Ｃ″で覆うことにより、更に、チタン層５ｂ″とその
上に形成する層間膜との反応も妨ぐことかできる。
定な窒化タングステン層５ａ″を用いているので、比較
的反応性の高いチタン層５ｂ″と多結晶シリコン層４及
びゲート酸化膜３との反応をより効果的に防止すること
ができることは勿論、チタン層５ｂ″を、窒化チタン層
５Ｃ″で覆うことにより、更に、チタン層５ｂ″とその
上に形成する層間膜との反応も妨ぐことかできる。
従って、この実施例では、しきい電圧の変動が無く、安
定した特性を有するＦＥＴを得ることができる。
定した特性を有するＦＥＴを得ることができる。
以上の実施例では、高融点金属の窒化物として窒化チタ
ンや窒化タングステンが使われているが、これに限るも
のではなく、窒化タンタル、窒化モリブデン、窒化ニオ
ブ、窒化ジルコニウム。
ンや窒化タングステンが使われているが、これに限るも
のではなく、窒化タンタル、窒化モリブデン、窒化ニオ
ブ、窒化ジルコニウム。
窒化パラジウム、窒化ニッケル、窒化ハフニウム、窒化
バナジウム、窒化クロム、窒化白金等を用いても良い。
バナジウム、窒化クロム、窒化白金等を用いても良い。
又、第３の実施例におけるチタン層及び窒化タングステ
ン層の替りにそれぞれタングステン層及び窒化チタン層
を用いてもよく、勿論、池の高融点金属と高融点金属の
窒化物でも、このような組み合せが可能である。
ン層の替りにそれぞれタングステン層及び窒化チタン層
を用いてもよく、勿論、池の高融点金属と高融点金属の
窒化物でも、このような組み合せが可能である。
以上説明したように本発明では、電界効果トランジスタ
のゲートを構成する高融点金属層とゲート絶縁膜又は半
導体層（例えば多結晶シリコン層）又は眉間絶縁膜との
界面に窒化高融点金属層を設けることによって、高融点
金属層とゲート絶縁膜あるいは半導体層く例えば多結晶
シリコン層）あるいは層間絶縁膜との反応を防止して、
ゲート絶縁膜の耐圧不良やリーク電流の増加あるいはし
きい値電圧の変動などの不安定性が無く微細化に適した
信頼性の高い特性の良好な電界効果１−ランリスタを得
ることができるという効果がある。
のゲートを構成する高融点金属層とゲート絶縁膜又は半
導体層（例えば多結晶シリコン層）又は眉間絶縁膜との
界面に窒化高融点金属層を設けることによって、高融点
金属層とゲート絶縁膜あるいは半導体層く例えば多結晶
シリコン層）あるいは層間絶縁膜との反応を防止して、
ゲート絶縁膜の耐圧不良やリーク電流の増加あるいはし
きい値電圧の変動などの不安定性が無く微細化に適した
信頼性の高い特性の良好な電界効果１−ランリスタを得
ることができるという効果がある。
１、第２及び第３の実施例の断面図である。
１・・・シリコン基板、２・・・素子分離領域、３・・
・ゲート酸化膜、４・・・多結晶シリコン層、５ａ・・
・窒化チタン層、５ａ′、５ａ”・・・窒化タングステ
ン層、５ｂ・・・チタン層、５ｂ’・・・タングステン
層、５ｂ″・・・チタン層、５ｃ″・・・窒化チタン層
、６ａ・・・ソース、６ｂ・・・ドレイン。
・ゲート酸化膜、４・・・多結晶シリコン層、５ａ・・
・窒化チタン層、５ａ′、５ａ”・・・窒化タングステ
ン層、５ｂ・・・チタン層、５ｂ’・・・タングステン
層、５ｂ″・・・チタン層、５ｃ″・・・窒化チタン層
、６ａ・・・ソース、６ｂ・・・ドレイン。
＼Ｎ−−１′
茶Ｊ図
箭り図
Claims (1)
- 半導体基板上にゲート絶縁膜と該ゲート絶縁膜上のゲー
トとを少くとも備えた電界効果トランジスタにおいて、
前記ゲートが窒化高融点金属層及び高融点金属層とから
なる導体層を含むことを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006690A JPS63174371A (ja) | 1987-01-13 | 1987-01-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006690A JPS63174371A (ja) | 1987-01-13 | 1987-01-13 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174371A true JPS63174371A (ja) | 1988-07-18 |
Family
ID=11645346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006690A Pending JPS63174371A (ja) | 1987-01-13 | 1987-01-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2665980A1 (fr) * | 1990-08-20 | 1992-02-21 | Samsung Electronics Co Ltd | Procede de fabrication d'un transistor ayant une structure de semiconducteur a grille isolee. |
| JPH08306802A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524454A (en) * | 1978-08-08 | 1980-02-21 | Nec Corp | Insulating gate type field effect transistor |
| JPS59108358A (ja) * | 1982-12-13 | 1984-06-22 | Fujitsu Ltd | 半導体装置 |
| JPS60147163A (ja) * | 1984-01-11 | 1985-08-03 | Seiko Epson Corp | 半導体装置 |
| JPS61224435A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-01-13 JP JP62006690A patent/JPS63174371A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524454A (en) * | 1978-08-08 | 1980-02-21 | Nec Corp | Insulating gate type field effect transistor |
| JPS59108358A (ja) * | 1982-12-13 | 1984-06-22 | Fujitsu Ltd | 半導体装置 |
| JPS60147163A (ja) * | 1984-01-11 | 1985-08-03 | Seiko Epson Corp | 半導体装置 |
| JPS61224435A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2665980A1 (fr) * | 1990-08-20 | 1992-02-21 | Samsung Electronics Co Ltd | Procede de fabrication d'un transistor ayant une structure de semiconducteur a grille isolee. |
| JPH08306802A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 半導体装置の製造方法 |
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